Intel® Stratix® exemple de conception de streaming SerialLite III 10 ne pouvant pas être compilé en raison d’une erreur fPLL.

Lorsque vous utilisez l’exemple de conception du streaming de cœur IP Intel® Stratix® 10 SerialLite III, l’erreur fPLL suivante peut être constatée en fonction de la fréquence d’horloge de référence de l’émetteur-récepteur utilisé.

Erreur : altera_sl3_fpll.altera_sl3_fpll : Violation des limites K pour le mode automatique. L’apparition la plus courante de cette erreur est lorsque la combinaison de refclk et de fréquence de sortie peut être synthétisée en mode entier, et que l’utilisateur a sélectionné le mode fractionnel.

Pour contourner ce problème, modifiez et soumettez manuellement le fichier altera_sl3_fpll.ip manuellement.

À l’aide de Qsys, ouvrez et modifiez le fichier FPLL de conception de l’exemple situé dans :

\ed_synth\altera_sl3_fpll.ip

Sélectionnez l’option « Activer le mode fractionnel », réinsérez l’IP et compilez à nouveau.

Ce problème a été résolu dans la version 17.1 du logiciel Intel® Quartus® Prime.