ID de l'article: 000076623 Type de contenu: Dépannage Dernière révision: 15/07/2020

Pourquoi les rx_clk et les tx_clk sorties du cœur IP Ethernet Intel® FPGA à trois vitesses s’arrêtent-elles après environ 1,7 s dans la simulation ?

Environnement

  • Intel® Quartus® Prime Standard Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème avec le modèle de simulation du Intel® FPGA cœur IP Ethernet à trois vitesses, rx_clk et tx_clk sortie du Intel® FPGA arrêt du cœur IP Ethernet à trois vitesses après environ 1,7 s dans la simulation.
    Cela est dû au fait que le bus central du compteur d’horloge interne 32 bits ne bascule pas.
    Ce problème se voit uniquement dans la simulation.

    Résolution

    Il n’y a pas de solution à ce problème.

    Ce problème est résolu à partir de la version 21.1 du logiciel Intel® Quartus® Prime Standard Edition.

    Produits associés

    Cet article concerne 3 produits

    FPGA et FPGA SoC Cyclone® V
    FPGA et FPGA SoC Arria® V
    FPGA Stratix® V

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