Problème critique
En raison d’un problème avec le modèle de simulation du Intel® FPGA cœur IP Ethernet à trois vitesses, rx_clk et tx_clk sortie du Intel® FPGA arrêt du cœur IP Ethernet à trois vitesses après environ 1,7 s dans la simulation.
Cela est dû au fait que le bus central du compteur d’horloge interne 32 bits ne bascule pas.
Ce problème se voit uniquement dans la simulation.
Il n’y a pas de solution à ce problème.
Ce problème est résolu à partir de la version 21.1 du logiciel Intel® Quartus® Prime Standard Edition.