ID de l'article: 000076487 Type de contenu: Dépannage Dernière révision: 15/07/2020

Pourquoi y a-t-il une incohérence dans le résultat de sortie FFT Intel® FPGA IP dans la simulation entre le modèle MATLAB* généré par IP et le modèle HDL ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • FPGA Intel® IP FFT
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec le FFT Intel® FPGA IP version 19.1, vous pouvez observer le problème ci-dessus dans la simulation si la largeur de sortie de données de l’IP n’est pas configurée à la largeur maximale prise en charge.

    Résolution

    Pour contourner ce problème, configurez la largeur de sortie de données à la largeur maximale prise en charge en IP.

    Il n’est actuellement pas prévu que ce problème soit résolu dans une future version du Intel® FPGA IP FFT.

    Produits associés

    Cet article concerne 10 produits

    FPGA et FPGA SoC Arria® V
    FPGA Stratix® IV
    FPGA Arria® II
    FPGA Intel® MAX® 10
    FPGA Cyclone® IV
    FPGA Stratix® V
    FPGA et FPGA SoC Intel® Stratix® 10
    FPGA et FPGA SoC Cyclone® V
    FPGA Intel® Cyclone® 10
    FPGA et FPGA SoC Intel® Arria® 10

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.