ID de l'article: 000076486 Type de contenu: Dépannage Dernière révision: 23/10/2020

Lors de l’utilisation de l’IP dure Intel® Arria® 10 PCIe en mode CvP ou autonome, les PLL ou les émetteurs-récepteurs peuvent-ils être recculés en mode utilisateur si l’horloge de référence n’est pas stable pendant la mise sous alimentation.

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Arria® 10 Cyclone® 10
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque vous utilisez l’IP dure Intel® Arria® 10 PCIe en mode CvP ou autonome, il est nécessaire que l’horloge de référence PCIe soit stable à partir de la mise sous alimentation, soit stable à partir du point auquel elle est activée avant la version du nPERST#.

    L’horloge de référence PCIe ne doit pas être instable pendant la phase de calibrage de l’émetteur-récepteur PCIe Hard IP (loop) à verrouillage de phase (PLL).
     

    Résolution

    Il n’est pas possible de réé étalonner les émetteurs-récepteurs en mode utilisateur si cela se produit.

    Produits associés

    Cet article concerne 5 produits

    FPGA et FPGA SoC Intel® Arria® 10
    FPGA Intel® Arria® 10 GX
    FPGA Intel® Arria® 10 GT
    FPGA SoC Intel® Arria® 10 GX
    FPGA Intel® Cyclone® 10 GX

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