En raison d’un problème avec les cœurs IP Ethernet Intel® faible latence (40 et 100 Gbit/s), les rx_pcs_ready et bits du registre PHY_RXPCS_STATUS ne s’affirment pas pendant l’apprentissage de la liaison, si le bit[0] du registre PHY_SCLR_FRAME_ERROR (0x324 de décalage) est défini.
Le bit[0] du registre PHY_SCLR_FRAME_ERROR doit être configuré uniquement lors de la lecture du registre PHY_FRAME_ERROR (0x323 de décalage). Elle doit être revendiquée peu après avoir lu le registre PHY_FRAME_ERROR (0x323 de décalage).
Cela n’est pas prévu pour être corrigé dans une version ultérieure du logiciel Quartus® Prime.