ID de l'article: 000076316 Type de contenu: Dépannage Dernière révision: 23/05/2017

Pourquoi le signal rx_pcs_ready et bits du registre PHY_RXPCS_STATUS (0x326 de décalage) n’est-il pas indiqué pour les cœurs IP Ethernet Intel® Low Latency 40 et 100 Gbit/s ?

Environnement

    Ethernet faible latence 40G 100G
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème avec les cœurs IP Ethernet Intel® faible latence (40 et 100 Gbit/s), les rx_pcs_ready et bits du registre PHY_RXPCS_STATUS ne s’affirment pas pendant l’apprentissage de la liaison, si le bit[0] du registre PHY_SCLR_FRAME_ERROR (0x324 de décalage) est défini.

Résolution

Le bit[0] du registre PHY_SCLR_FRAME_ERROR doit être configuré uniquement lors de la lecture du registre PHY_FRAME_ERROR (0x323 de décalage). Elle doit être revendiquée peu après avoir lu le registre PHY_FRAME_ERROR (0x323 de décalage).

Cela n’est pas prévu pour être corrigé dans une version ultérieure du logiciel Quartus® Prime.

Produits associés

Cet article concerne 4 produits

FPGA et FPGA SoC Intel® Arria® 10
FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Stratix® V GX

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