ID de l'article: 000076304 Type de contenu: Dépannage Dernière révision: 11/02/2013

Panne matérielle du contrôleur mémoire dure LPDDR2 sur Cyclone des périphériques V à 300 MHz et 333 MHz

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Ce problème affecte les produits LPDDR2.

    Conceptions LPDDR2 ciblant Cyclone les appareils V à 300 MHz ou 333 MHz défaillance du matériel en raison d’un paramètre du bit du contrôleur mémoire dure décalage dans le fichier d’objets SRAM (.sof).

    Résolution

    La solution à ce problème est d’exécuter les conceptions LPDDR2 avec contrôleur mémoire dure sur Cyclone périphériques V à 200 MHz ou 267 MHz plutôt qu’à 300 MHz ou 333 MHz. Si vous utilisez un LPDDR2-S4 périphérique de mémoire, changez la valeur tCCD de 1 à 2.

    Ce problème est résolu dans la version 12.1 SP1 DP1.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Cyclone® V

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    Avertissement

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