ID de l'article: 000076254 Type de contenu: Dépannage Dernière révision: 21/10/2020

Pourquoi les cœurs IP 25G Ethernet Intel® Arria® 10 FPGA, Intel® 50 Gbit/s Ethernet (50 GbE) et le cœur IP Ethernet 25G Intel® Stratix® 10 FPGA ip rapportent-ils incorrectement des trames de forme fléchée pour les VLAN et les VLAN empilés é...

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • FPGA Intel® IP Ethernet 25G
  • FPGA Intel® IP Ethernet 50G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème avec les cœurs IP répertoriés ci-dessus, les trames avec des couches de surcajoudage sont incorrectement signalées aux trames étiquetées VLAN/VLAN empilées lorsque toutes les conditions ci-dessous sont réunies :

    Trame de VLAN

    1. La détection des VLAN est activée
    2. La longueur de la trame d’envoi/réception est comprise entre la longueur d’image TX/RX maximale et 1 à 4 octets
    Trame de VLAN empilée
    1. La détection des VLAN est activée
    2. La longueur de la trame d’envoi/réception est comprise entre la longueur d’image TX/RX maximale et 1 à 8 octets
    Résolution

    Aucune solution à ce problème n’existe dans les versions actuelles de l’IP.

    Ce problème est résolu à partir de la version 20.4 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 2 produits

    FPGA Intel® Arria® 10 GT
    FPGA et FPGA SoC Intel® Stratix® 10

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    Avertissement

    1

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