ID de l'article: 000075991 Type de contenu: Dépannage Dernière révision: 02/09/2014

Existe-t-il des problèmes connus de désassociation rxvalid occasionnellement lorsque le rate Match FIFO effectue une opération d’insertion SKP lors de l’utilisation d’une pipe souple Gen3 sur Stratix périphériques V GX ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
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    Descriptif

    Oui, il existe un problème connu dans le pipe souple PCI Express Gen3, où le rxvalid est occasionnellement débogué lorsque le rate Match FIFO effectue une insertion SKP sur Stratix® des périphériques V GX.

    Ce problème se trouve dans les systèmes qui n’utilisent pas d’horloge de référence commune. Aucun problème n’est constaté lorsqu’une horloge commune est utilisée.

    Résolution

    Pour contourner ce problème, ignorez le signal rxvalid lors de l’insertion de SKP et utilisez plutôt des rxstatus sur l’interface PIPE pour savoir quand un caractère SKP est inséré (rxstatus = 001).

    Produits associés

    Cet article concerne 3 produits

    FPGA Stratix® V
    FPGA Stratix® V GT
    FPGA Stratix® V GX

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