Cette erreur peut être constatée lors de la synthèse des systèmes Qsys générés VHDL en raison d’un problème dans la version 13.0 du logiciel Quartus® II. Un type de données incorrect « positif » est transmis par l’auteur HDL, ce qui entraîne une incompatibilité de la déclaration des composants VHDL.
Pour résoudre ce problème dans la version 13.0 du logiciel Quartus II :
- Choisissez Verilog pour la synthèse dans l’interface graphique Qsys
Ou
- Modifiez le nom _hw.tcl pour l’IP effective dans un éditeur de texte, et changez le type de paramètre de « positif » à entier
Ce problème est actuellement prévu pour être résolu pour une future version du logiciel Quartus II.