ID de l'article: 000075915 Type de contenu: Messages d'erreur Dernière révision: 11/09/2012

Erreur (10119) : erreur de relevé de boucle HDL Verilog à <location>: la boucle dont l’état de boucle n’est pas constant doit se terminer dans <number> Itérations</number></location>

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Cette erreur peut apparaître dans le logiciel Quartus® II lorsque la synthèse itération dans une boucle de Verilog HDL pour plus que la limite de boucle de synthèse. Cette limite empêche la synthèse de fonctionner dans une boucle infinie. Par défaut, cette limite de boucle est définie à 250 itérations.

Résolution

Pour contourner cette erreur, la limite de boucle peut être définie à l’aide de VERILOG_NON_CONSTANT_LOOP_LIMIT l’option dans le fichier de paramètres Quartus II(.qsf). Par exemple :

set_global_assignment -name VERILOG_NON_CONSTANT_LOOP_LIMIT 300

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