Lorsque vous utilisez des SERDES dédiés via la mégafunction ALTLVDS dans les périphériques Altera®, les débits de données pris en charge sont indiqués dans les spécifications d’E/S à haut débit de la fiche technique correspondante. Cependant, ces débits de données sont basés sur la fréquence maximale d’horloge rapide distribuée sur les réseaux d’horloge dédiés du périphérique.
La fréquence maximale sur le domaine de l’horloge parallèle dépend de la conception. Les facteurs qui déterminent la fréquence maximale du domaine de l’horloge parallèle sont :
- Débit des données
- Facteur de s serialisation ou de deserialisation
- Note de vitesse de l’appareil
- Réseau parallèle d’horloge de domaine
Les violations de synchronisation peuvent se produire dans le domaine du parallèle (également appelé horloge lente), en particulier sur le transfert de domaines d’horloge série.
Le facteur de s serialization et de deserialization déterminera le taux de données parallèle en ce qui concerne le taux de données série. En supposant que vous ne pouvez pas modifier le taux de données série de votre système, vous pouvez réduire le taux de données parallèle en augmentant le facteur de série pour les émetteurs et le facteur de deserialisation pour les récepteurs.
Si la modification du facteur de s serialisation ou de desserialisation n’est pas une option pour votre système, vous pouvez utiliser un périphérique de classe de vitesse plus rapide pour vous aider à répondre à vos exigences de synchronisation.
Vous pouvez également améliorer la synchronisation des domaines d’horloge parallèle en sélectionnant les ressources de routage régionales ou bi-régionales pour le tx_coreclock dans le ALTLVDS_TX mégafunction, ou pour le rx_outclock dans le ALTLVDS_RX mégafunction. Le logiciel Quartus® II peut sélectionner les ressources de routage globales par défaut. Lorsque vous utilisez des interfaces d’E/S hautes performances, les réseaux d’horloge régionaux peuvent fournir de meilleurs résultats de synchronisation.
Si le ventilateur pour letx_coreclock Ou rx_outclock dans votre conception nécessite des ressources mondiales, vous pouvez ajouter la mégafunction ALTCLKCTRL à votre conception et connecter son inclkport vers le rx_outclock Ou tx_coreclock port de sortie. Connectez le port outclk de la mégafunction ALTCLKCTRL au ventilateur du cœur. Les registres générés automatiquement par ALTLVDS utiliseront toujours un réseau d’horloge régional par sélection dans la mégafunction ALTLVDS, tandis que votre logique restante utilisera la ressource globale que vous sélectionnez dans la mégafunction ALTCLKCTRL.
Si vous utilisez ALTLVDS avec l’option de mode PLL externe, vous devez ajouter deux mégafunctions ALTCLKCTRL à la conception. L’une doit être configurée comme une horloge régionale utilisée pour les registres pilotés par le ALTLVDS_RX rx_out port, ou les registres qui pilotent le ALTLVDS_TX tx_in Port. L’autre mégafunction ALTCLKCTRL doit être configurée comme une horloge globale qui pousse la logique restante à l’aide de la rx_outclock Ou tx_coreclock.
Vous pouvez vérifier que votre conception utilise les deux types de réseaux d’horloge pour le rx_outclockEt tx_coreclock en affichant global et autres signaux rapides dans le rapport de compilation.