ID de l'article: 000075696 Type de contenu: Messages d'erreur Dernière révision: 11/09/2012

Avertissement : vérification croisée de la PLL trouvée des paramètres d’horloge PLL incompatibles : Avertissement : nœud : <pll clock="" name="" output=""> a été trouvé manquant 1 horloge générée qui correspond à une horloge de base avec un...

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Il est possible que vous obteniez ce message d’avertissement si le ou les horloges de sortie PLL ne sont pas limitées correctement dans le fichier SDC.

Limiter toutes les horloges de sortie PLL de l’une des façons suivantes :

1. Utilisez « derive_pll_clocks » pour limiter automatiquement les horloges de sortie PLL, ou

2.Utilisez « create_generated_clock » pour limiter les horloges de sortie PLL individuellement.

Reportez-vous à Analyse PLL FPGA hautes performances avec TimeQuest (PDF) pour plus d’informations sur l’analyse PLL avec TimeQuest.

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