ID de l'article: 000075656 Type de contenu: Dépannage Dernière révision: 12/03/2021

Pourquoi les cartes IP de streaming et de mémoire Avalon® Intel® L-tile et H-Avalon® tile pour PCI Express* observent-elles les erreurs et la liaison descendantes correctes lors du fonctionnement en mode port racine Gen3 ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-ST
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-MM
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Lors de l’utilisation de l’intel® Avalon® Avalon® en mode root port Gen3, des erreurs correctables ou une formation de liaison descendante peuvent être observées en raison des paramètres de bits prédéfinies sous-optimaux du port USP (PCIe* Upstream Port)/du port en aval (DSP) Gen3 Root Port IP sur la vignette H et la vignette L.

    Résolution

    Le problème n’existe pas dans les versions 20.2 et antérieures du logiciel Intel® Quartus® Prime.

    Ce problème a été résolu dans les versions 20.3 et ultérieures du logiciel Intel® Quartus® Prime.

    Si une mise à niveau est réalisée à partir d’une version antérieure du logiciel, l’IP doit être générée à partir d’un nettoyage pour éviter d’inporter les paramètres sous-optimaux antérieurs.

    Produits associés

    Cet article concerne 5 produits

    FPGA Intel® Stratix® 10 GX
    FPGA SoC Intel® Stratix® 10 GX
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