ID de l'article: 000075653 Type de contenu: Messages d'erreur Dernière révision: 12/09/2014

Erreur : le paramètre « output_clock_frequency » du compteur de sortie PLL est défini sur une valeur illégale de <clock frequency=""> sur nœud gpll~PLL_OUTPUT_COUNTER »</clock>

Environnement

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que cette erreur se produise dans le logiciel Quartus® II lorsque la catégorie de vitesse de périphérique choisie dans le cœur IP MegaCore de Altera boucle à verrouillage de phase (Altera PLL)® ne correspond pas à la note de vitesse de votre appareil cible Stratix® V, Arria® V ou Cyclone® V.

    Résolution Assurez-vous que la note de vitesse du périphérique choisie dans la Altera PLL Ip Core MegaCore correspond à la note de vitesse de votre périphérique cible.

    Produits associés

    Cet article concerne 18 produits

    FPGA Arria® V GZ
    FPGA SoC Cyclone® V SX
    FPGA Stratix® V
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA et FPGA SoC Arria® V
    FPGA Arria® V GT
    FPGA SoC Arria® V SX
    FPGA et FPGA SoC Cyclone® V
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.