Lorsque vous utilisez la ALTTEMP_SENSE mégafunction, vous devez vous assurer que l’horloge appliquée à l’IP est inférieure ou égale à 1,0 MHz. Lorsque vous utilisez une horloge à haute fréquence, la mégafunction vous permet de choisir un diviseur de 40 ou un diviseur par 80 afin de réduire la fréquence d’horloge pour être inférieure ou égale à 1,0 MHz.
Cependant, l’analyseur de synchronisation TimeQuest peut provoquer une violation minimale de la synchronisation par pulsation lors de l’utilisation du facteur de diviseur d’horloge de 80. Lorsque l’un des facteurs de division est utilisé, l’analyseur de synchronisation TimeQuest analyse uniquement l’horloge pour le diviseur par 40 sélections. Ainsi, si vous avez une horloge d’entrée supérieure à 40 MHz et sélectionnez la division par l’option 80, l’analyseur de synchronisation TimeQuest calculera la fréquence d’horloge d’entrée à la ALTTEMP_SENSE la mégafunction sera supérieure à 1,0 MHz.
Vous pouvez ajouter une contrainte de conception Synopsys (SDC) pour outrepasser le calcul incorrect de la fréquence d’horloge. La contrainte d’exemple suivante est basée sur la sortie CLK0 d’une mégafunction ALTPLL (inst3) entraînant le port d’entrée CLK du ALTTEMP_SENSE mégafunction (inst5).
create_generated_clock -nom {inst5|tsdadc_alttemp_sense_vps_component|sd1|clk} \
-source [get_pins {inst3|altpll_component|auto_generated|pll1|clk[0]}] \
-divide_by 80 -multiply_by 1 -duty_cycle 50.00 \
[get_pins { inst5|tsdadc_alttemp_sense_vps_component|sd1|clk } ].
Cette configuration sera corrigée dans une version ultérieure du logiciel Quartus® II.