Pourquoi ne puis-je pas utiliser le kit d’outils d’émetteur-récepteur Intel® Quartus® Prime avec Intel Interlaken (2e génération) pour Intel FPGA IP exemple de conception sur Intel Stratix® 10 appareils ?

En raison d’un problème dans intel Interlaken (2e génération) pour Intel FPGA IP exemple de conception généré dans le logiciel Intel® Quartus® Prime Pro Edition version 21.1, le signal mgmt_clk possède une broche virtuelle qui empêche l’affectation d’une broche d’émetteur-récepteur à une broche.

Pour résoudre ce problème, ouvrez le fichier des paramètres Quartus (.qsf) de l’Intel Interlaken (2e génération) pour Intel FPGA IP Design Example, et remplacez la cession de broches virtuelles suivante par une affectation à un signal d’horloge de 100 MHz sur votre carte.

Remplacez cette affectation.

set_instance_assignment nom VIRTUAL_PIN activé - à mgmt_clk

Vous devez également vous assurer que vous cochez l’option « Activer le point d’extrémité maître de débogage Native PHY (QUE L’endpoint maître PHY) » lors de la génération d’Intel Interlaken (2e génération) pour Intel FPGA IP exemple de conception.

Ce problème est résolu à partir de la version 21.3 du logiciel Intel® Quartus® Prime Pro/Standard Edition.