Pourquoi le bit de verrouillage du modèle PCI* Express HIP Intel® Arria® 10 n’est-il pas défini lorsqu’il est reçu un schéma de conformité modifié à l’état de conformité LTSSM=Polling Compliance ?

Selon les spécifications PCIe*, lorsque le LTSSM du port de racine ou du point d’extrémité PCIe* est dans l’état de conformité au sondage, le bit de verrouillage du schéma des données transmises doit être défini, lorsqu’il reçoit le schéma de conformité modifié et verrouille le modèle de conformité modifié. Intel® Arria® 10 PCIe* Hard IP a un problème qui signifie qu’elle ne s’adaptera jamais au schéma de conformité modifié. Intel Arria 10 PCIe* Hard IP s’attend à ce que le schéma de données 4A_BC_B5_BC { D10.2, K28.5, D21.5, K28.5 } soit l’une des séquences suivantes :

1. BC_4A_B5_BC { K28.5, D10.2, D21.5, K28.5 }
2. BC_BC_4A_B5 { K28.5, K28.5, D10.2, D21.5 }
3. B5_BC_BC_4A { D21.5, K28.5, K28.5, D10.2 }
4. 4A_B5_BC_BC { D10.2, D21.5, K28.5, K28.5 }

Aucune solution de contournement pour cette Errata. L’application utilisateur doit être conscient de la limitation et s’occuper de ce scénario.