ID de l'article: 000075565 Type de contenu: Dépannage Dernière révision: 29/01/2018

Pourquoi les Intel® Arria® 10 et Intel Cyclone® 10 PCI* Express Gen1 et Gen2 PIPE PHY ne lient-elles pas le train correctement ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Arria® 10 Cyclone® 10
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème avec la version 17.1 du Intel® Quartus® Prime et le code d’étalonnage antérieur de l’émetteur-récepteur, les PHY PCIe* PIPE Intel Arria® 10 et Intel Cyclone® configurées pour les configurations Gen1 et Gen2 peuvent ne pas lier le train correctement et atteindre l’état L0.

    Résolution

    Ce problème a été résolu à partir de Intel Quartus Prime v17.1.1.

     

    Produits associés

    Cet article concerne 4 produits

    FPGA Intel® Arria® 10 GX
    FPGA Intel® Cyclone® 10
    FPGA Intel® Arria® 10 GT
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