ID de l'article: 000075441 Type de contenu: Dépannage Dernière révision: 17/12/2018

Lorsque vous utilisez l’Ethernet 10G MAC 10G à faible latence Intel® FPGA IP, pourquoi le signal de données avalon_st_rx_pfc_pause_affirme-t-il pour un seul cycle d’horloge après avoir reçu une demande XON dans l’implémentation du contrôle ...

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP MAC Ethernet 10G faible latence
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème avec la version 18.0 du logiciel Intel® Quartus® Prime et les versions antérieures, le signal de données Mac Intel® FPGA IP avalon_st_st_rx_pfc_pause_data signal est revendiqué pour un seul cycle d’horloge après avoir reçu une demande XON dans les implémentations PFC. Le signal de données avalon_st_rx_pfc_pause_continue d’être revendiqué jusqu’à ce que la quanta de pause expire ou deviennent zéro.

    Résolution

    Aucune solution de contournement disponible.

    Ce problème a été résolu à partir de la version 18.1 Intel® Quartus® Prime Pro.

    Produits associés

    Cet article concerne 3 produits

    FPGA et FPGA SoC Intel® Stratix® 10
    FPGA Intel® Cyclone® 10
    FPGA et FPGA SoC Intel® Arria® 10

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.