ID de l'article: 000075440 Type de contenu: Dépannage Dernière révision: 02/06/2021

Pourquoi le signal IP bloqué par IP de l’Intel® FPGA HDMI reste-t-il indiqué lorsque le câble HDMI est débranché ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP HDMI*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème à partir de la version 20.4 du logiciel Intel® Quartus® Prime Pro, le signal IP bloqué hdMI Intel® FPGA Sink continuera à s’indiquer haut lorsque le câble HDMI est débranché.

    Cela est dû au mécanisme de réinitialisation du signal IP bloqué par l’ip HDMI Intel® FPGA qui est cadencé par l’horloge du câble HDMI TMDS qui s’absente une fois que le câble HDMI est débranché.

     

    Résolution

    Ce problème est résolu à partir de la version 21.2 du logiciel Prime Pro Edition Intel® Quartus® dans laquelle le signal IP bloqué hdMI Intel® FPGA Sink serait débranché lorsque le câble HDMI est débranché.

    Produits associés

    Cet article concerne 3 produits

    FPGA et FPGA SoC Intel® Arria® 10
    FPGA et FPGA SoC Intel® Stratix® 10
    FPGA Intel® Cyclone® 10 GX

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