ID de l'article: 000075375 Type de contenu: Dépannage Dernière révision: 22/03/2017

Pourquoi le temps de quanta de pause MAC à faible latence de 40G et 100 Gbit/s pourrait-il être plus court que prévu ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Ethernet faible latence 40G 100G
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    La figure 31b-2 de l’IEEE standard 802.3 indique que le temps de pause ne doit pas être chargé avec une valeur de quanta reçue tant que l’émetteur n’est pas inactif.

    Cet aspect spec n’a pas été mis en œuvre dans la mise en œuvre du contrôle de flux megacore® de la fonction PHY et MAC à faible latence de 40 G et 100 Gbit/s.

    Par conséquent, si le TX n’est pas inactif lorsque le quanta de pause est chargé, le temps de pause demandé peut être plus court que prévu.

    Résolution

    Ce problème n’est pas prévu pour être résolu actuellement.

    Produits associés

    Cet article concerne 4 produits

    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX
    FPGA et FPGA SoC Intel® Arria® 10

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