En raison d’un problème dans le logiciel Quartus® Prime, la configuration enregistre les 0x24, les 0x28 et les 0x2C de l’IP dure PCI Express* (PCIe* HIP) du port racine pour les périphériques Stratix® V, Arria® V et Cyclone® V ne sont pas writables. Les 0 seront renvoyés de ces registres.
0x24 : Base/limite de mémoire pré-tchable
0x28 : 32 bits de base de mémoire pré-tchable
0x2C : limite de mémoire pré-tchable supérieure à 32 bits
Ouvrez le fichier /synthesis/.v avec un éditeur de texte.
Passez de « .prefetchable_mem_window_addr_width_hwtcl (0) » à « .prefetchable_mem_window_addr_width_hwtcl (1) ».
Fermez l’éditeur et compilez le projet Quartus.
#Note ce problème concerne uniquement les configurations de port racine. Les points finaux utilisent ces emplacements de registre pour l’ID de périphérique BAR5, réservé et sous-système/ID du fournisseur. Ceux-ci sont programmés par l’hôte, l’application utilisateur ne doit pas essayer de programmer ces registres. Dans les configurations de points de fin, il est prévu de lire les 0 à partir de ces registres.
Ce problème devrait être résolu dans une prochaine version du logiciel Quartus Prime Pro Edition.