ID de l'article: 000075173 Type de contenu: Messages d'erreur Dernière révision: 24/11/2014

Erreur (10170) : erreur de syntaxe HDL Verilog à <verilog_file>.v(line_number) texte proche « », ; attente d’une offre de plus en plus importante</verilog_file>

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le Quartus® ii version 13.1 du logiciel et versions ultérieures, il est possible que vous obteniez l’erreur suivante lors de la compilation d’un fichier HDL Verilog qui a été converti à partir d’un fichier de conception de bloc (. bdf).

    La cause de l’erreur est due au fichier HDL Verilog généré possède une virgule supplémentaire dans les connexions du port.

    Résolution

    Pour contourner l’erreur, supprimez manuellement la virgule supplémentaire dans le <Verilog_file>.v(line_number).

    Ce problème est prévu pour être résolu dans la prochaine version du logiciel Quartus II.

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