Descriptif
Il est possible que vous obteniez cet avertissement dans le logiciel Quartus® II lors de la synthèse d’un entier non signé dans Verilog HDL, comme indiqué dans l’exemple ci-dessous :
reg [8:0] COUNT;
always @ (posedge CLK or posedge RST)
begin
COUNT = COUNT 1;
Vous recevez cet avertissement car le 1 est une décommfusion d’entiers non normalisée qui utilise par défaut 32 bits.
Résolution
Pour éviter cet avertissement, utilisez 1'b1 plutôt que 1.
COUNT = COUNT 1'b1;