ID de l'article: 000074935 Type de contenu: Dépannage Dernière révision: 30/07/2019

Pourquoi le bloc de contrôle de l’horloge Intel® FPGA IP (ALTCLKCTRL) n’est-il pas désactivé lorsque l’entrée ena est désactivée ?

Environnement

  • Intel® Quartus® Prime Standard Edition
  • FPGA Intel® IP ALTCLKCTRL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous voyiez ce problème si le bloc de contrôle de l’horloge Intel® FPGA IP (ALTCLKCTRL) est configuré avec le mode « Pour un chemin externe ».

    Cela est dû au fait que l’entrée ena n’est pas utilisée en interne dans ce mode.

    Résolution

    Il n’y a pas de solution à ce problème.

    Ces informations seront mises à jour dans une version ultérieure du guide de l’utilisateur du noyau IP du bloc de contrôle de l’horloge (ALTCLKCTRL).

    Produits associés

    Cet article concerne 3 produits

    FPGA et FPGA SoC Cyclone® V
    FPGA et FPGA SoC Arria® V
    FPGA Stratix® V

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    Avertissement

    1

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