ID de l'article: 000074802 Type de contenu: Dépannage Dernière révision: 20/06/2018

Mise à jour de la description des broches nPERSTL0 dans Cyclone® Directives de connexion des broches 10 GX pour PCIe* Hard IP

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP ASMI Parallel
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Version actuelle : 2017.11.06

    Description: Connectez cette broche comme défini dans le logiciel Intel® Quartus® Prime. Cette broche est alimentée par un bloc d’alimentation de 1,8 V et doit être pilotée par des normes d’E/S compatibles avec 1,8 V. Connectez la broche PCIe* nPERST à un traducteur de niveau pour faire passer la tension de 3,3 V LVTTL à 1,8 V pour l’interface avec cette broche.

    Directives mises à jour :

    Description: Lorsque la broche PCIe* nPERTL0 n’est pas utilisée à des fins de configuration, l’utilisateur a la possibilité de sélectionner la norme d’E/S compatible 1,2V/ 1,5V/ 1,8V. Cependant, l’utilisateur doit réduire la tension LVTTL de 3,3 V de la broche PCIe* nPERST vers le niveau de tension standard d’E/S du Cyclone® 10 GX nPERST sélectionné. Assurez-vous simplement que vous respectez la restriction VCCPGM à VCCIO lors de l’utilisation de broches de configuration à double usage pendant la configuration. Par exemple, si votre VCCPGM est de 1,8 V, votre VCCIO doit être de 1,8 V selon le PCG lorsque des broches de configuration à deux usages sont utilisées.

    Résolution

    Les informations seront mises à jour dans les Directives de connexion des broches dans la prochaine version du document.

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® Cyclone® 10 GX

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