ID de l'article: 000074523 Type de contenu: Dépannage Dernière révision: 18/09/2013

Code dur à 2 cycles par défaut pour les périphériques LPDDR2

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Ce problème affecte les produits LPDDR2.

    Ce problème s’applique aux interfaces LPDDR2, lorsqu’un LPDDR2-S2 périphérique mémoire est utilisé. Les exemples de conceptions générés définissent toujours tCCD=2 cycles pour les périphériques LPDDR2, mais le tCCD minimum pris en charge pour LPDDR2-S2 est un cycle. Le fait d’avoir un TCCD=1 pour les périphériques LPDDR2-S2 peut avoir un impact sur la conception Performance.

    Résolution

    Les solutions à ce problème sont décrites ci-dessous.

    Pour les conceptions utilisant le contrôleur hautes performances II (HPCII) :

    1. Dans un éditeur de texte, ouvrez le fichier /dut_example_design/example_project/dut_example/submodules/ *_example_if0_c0.v .
    2. Recherchez .CFG_TCCD (2) et changez-le en .CFG_TCCD (1) .

    Pour les conceptions utilisant le contrôleur mémoire dure :

    1. Dans un éditeur de texte, ouvrez le fichier /dut_example_design/example_project/dut_example/submodules/ *_example_if0.v .
    2. Rechercher .ENUM_MEM_IF_TCCD (“TCCD_2”) et changez-le en .ENUM_MEM_IF_TCCD (“TCCD_1”) .

    Ce problème sera résolu dans une version ultérieure.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Arria® V
    FPGA et FPGA SoC Cyclone® V

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    Avertissement

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