La largeur de données du port maître du contrôleur DMA peut être plus étroite que celle prévue si le composant n’a pas reçu les informations correctes sur la largeur du système fixé à Qsys.
Les ports du contrôleur maître DMA (read_master et write_master) sont de taille dynamique pour correspondre à l’esclave le plus large fixé au maître. Si le port maître est connecté à un pont qui est exporté, les informations sur la largeur des données ne sont pas reproduites correctement sur le contrôleur DMA.
Dans les situations où la largeur des données n’a pas été communiquée correctement au composant du contrôleur DMA, la largeur des données peut être outrepassée en créant un composant qui définit correctement la largeur des données pour Qsys, mais qui n’a aucun effet sur la fonctionnalité du code.
Un exemple de pont permettant de définir la largeur de données du port maître DMA sur 128 bits et la largeur d’adresse sur 20 bits peut être téléchargé à l’aide de ces liens :
Vous pouvez utiliser cet exemple comme base pour créer un composant différent qui définit la largeur de données et la largeur de l’adresse à la valeur que vous choisissez.
Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® II