Lorsque vous placez plus de quatre groupes d’IP BaseKR 40G sur un côté d’un périphérique Stratix® V, il est possible que vous obteniez le message d’erreur suivant :
Erreur (175001) : impossible de placer une PLL fractionnelle
Erreur (177012) : l’acheminement de la sortie de retour de mémoire PLL fractionnelle vers la PLL fractionnelle est encombré
Cette erreur est due à la congestion de l’horloge de retour d’information fPLL, causée par le besoin de ressources de routage supplémentaires pour la compensation de l’horloge de référence.
Pour contourner ce problème, vous pouvez modifier le mode de compensation PLL en mode « Compensation directe » en ajoutant la ligne suivante à votre fichier de paramètres Quartus® II (.qsf).
set_instance_assignment nom PLL_COMPENSATION_MODE DIRECT -à *| |alt_e40_pma_sv_kr4:GEN_40BIT_PMA_SV. GEN_KR4_SV.pma|altera_pll_156M~FRACTIONAL_PLL
Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition