ID de l'article: 000074387 Type de contenu: Dépannage Dernière révision: 20/08/2013

Il est possible que cette erreur se produise dans les périphériques d’émetteur-récepteur Stratix® V et Arria® V GZ si vous n’avez pas connecté le port outclk_0 de votre PLL d’émetteur-récepteur au port d’entrée ext_pll_clk du PHY natif de l...

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Vous pouvez rencontrer l’erreur ci-dessous dans Stratix® périphériques d’émetteur-récepteur V et Arria® V GZ si vous n’avez pas connecté le port outclk_0 de votre PLL émetteur-récepteur au port d’entrée ext_pll_clk de l’émetteur-récepteur Native PHY lorsqu’il se trouve en mode PLL externe.

     

    Erreur : nœud de diviseur d’horloge « inst|altera_xcvr_native_sv:txcvr_top_inst|sv_xcvr_native:gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma:inst_sv_pma|sv_tx_pma:tx_pma.sv_tx_pma_inst|sv_tx_pma_ch:tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb » n’est pas correctement connecté sur le port « CLKCDRLOC ».

    Produits associés

    Cet article concerne 4 produits

    FPGA Stratix® V GT
    FPGA Stratix® V GX
    FPGA Arria® V GZ
    FPGA Stratix® V GS

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