ID de l'article: 000074382 Type de contenu: Dépannage Dernière révision: 07/01/2014

Pourquoi mon exemple DDR3 UniPHY a-t-il échoué dans la simulation ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • Simulation
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous constatiez une défaillance de la simulation lorsque vous paramétrez l’IP DDR3 uniphy et simulez sa conception par exemple générée automatiquement if vous avez suivi les étapes ci-dessous :

    1) Activez le « contrôle avancé de la phase d’horloge » dans un paramètre PHY MegaWizard
    2) Définissez une valeur autre que zéro dans la « phase CK/CK# supplémentaire »
    3) Désactivez « Le contrôle avancé de la phase d’horloge »
    4) Générer l’IP et la conception d’exemple

    Résolution

    \'Advanced clock phase control\' n’est pas utilisé pour la simulation, mais il est utilisé pour compenser les différentes formes de dissimulation des cartes.
    Vous devez effacer la valeur à zéro, puis décortiser votre IP et la conception de l’exemple.

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