ID de l'article: 000074370 Type de contenu: Dépannage Dernière révision: 22/01/2019

Pourquoi le logiciel Intel® Quartus® Prime indique-t-il une fréquence de VCO PLL inférieure aux spécifications PLL des périphériques Arria® V, Cyclone® V et Stratix® V ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le logiciel Intel® Quartus® Prime peut signaler une fréquence de VCO PLL inférieure aux spécifications PLL des périphériques Arria® V, Cyclone® V et Stratix® V dans les éléments suivants.

    • Altera’éditeur de paramètres IP PLL > l’onglet Paramètres avancés > fréquence de VCO de sortie PLL
    • Résumé de l’utilisation d’un rapport de compilation > fitter > de ressources > résumé de l’utilisation de la PLL > la fréquence du VCO PLL

    Cela s’explique par le fait qu’une PLL de Arria V, Cyclone V ou Stratix V dispose d’un diviseur de post VCO et que le logiciel Intel Quartus Prime signale la fréquence du VCO après le diviseur de post VCO.  La fréquence brute du VCO avant le diviseur de poteau du VCO répond aux spécifications de la PLL.

    Vous pouvez calculer la fréquence de VCO brute comme suit :

    << exemple 1 >>

    Appareil : Cyclone vitesses V-C6, -C7, -I7
    Plage de fonctionnement du modèle PLL contrôlé par la tension (VCO) : Min 600 MHz, max 1600 MHz

    Altera paramètres IP PLL :
    Fréquence d’horloge de référence = 10,0 MHz
    Horloges de sortie
    outclk0
    Fréquence souhaitée = 300,0 MHz
    Fréquence réelle = 300,0 MHz

    La fréquence de VCO de sortie M, N, C, VCO post-divider et PLL est calculée comme suit :

    Compteur M = 30
    Compteur N = 1
    Compteur C = 1
    Compteur de division post-coût VCO = 2
    Fréquence de sortie VCO PLL = Fréquence d’horloge de référence * M / N / C = 10 MHz * 30 / 1 / 1 = 300 MHz

    La fréquence brute du VCO avant le diviseur de post-VCO = Fréquence de VCO de sortie PLL * Compteur de post-diviseur VCO = 300 MHz * 2 = 600 MHz

     

    << exemple 2 >>

    Appareil : Cyclone vitesses V-C6, -C7, -I7
    Plage de fonctionnement du modèle PLL contrôlé par la tension (VCO) : Min 600 MHz, max 1600 MHz

    Altera paramètres IP PLL :
    Fréquence d’horloge de référence = 10,0 MHz
    Horloges de sortie
    outclk0
    Fréquence souhaitée = 600,0 MHz
    Fréquence réelle = 600,0 MHz

    La fréquence de VCO de sortie M, N, C, VCO post-divider et PLL est calculée comme suit :
    Compteur M = 60
    Compteur N = 1
    Compteur C = 1
    Compteur de division post-coût VCO = 1
    Fréquence de sortie VCO PLL = Fréquence d’horloge de référence * M / N / C = 10 MHz * 60 / 1 / 1 = 600 MHz

    La fréquence brute du VCO avant le diviseur de poteau de VCO = Fréquence VCO de sortie PLL * Compteur de post-diviseur VCO = 600 MHz * 1 = 600 MHz

    Produits associés

    Cet article concerne 3 produits

    FPGA et FPGA SoC Cyclone® V
    FPGA et FPGA SoC Arria® V
    FPGA Stratix® V

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