Descriptif
Lorsque vous générez l’exemple de conception JESD204B avec la configuration L=8, pendant La compilation Quartus de l’exemple de conception, vous rencontrez les éléments critiques suivants Avertissement:
Critical Warning (18234): ATX PLLs < module name 1 > and < module name 2 > are < 0 > ATX PLLs apart. ATX PLLs with VCO frequencies within 100 MHz of each other must be separated by < 3 > or more ATX PLLs. The < 3 > or more intervening ATX PLLs can be operated at different VCO frequencies. Modify the ATX PLLs location constraints in the Assignment Editor to make ATX PLLs at least < 3 > ATX PLLS apart.
Résolution
Pour continuer à utiliser les émetteurs-récepteurs en mode non lié, réaffectez les données série broches dans des banques non obligatoires qui répondront aux exigences d’espacement minimales de PLL ATX. En mode bonded, utilisez une seule PLL ATX dans la configuration en liaison xN pour l’horloge canaux de l’émetteur-récepteur dans deux banques.
Ce problème sera résolu dans une version ultérieure.