Problème critique
À partir du Quartus. Version 10.0 SP1 du logiciel II, la spécification de la fréquence d’horloge pour les E/S de colonne et de ligne est réduite de 150 MHz à 133 MHz pour les cœurs IP DDR2 à taux complet sur Cyclone IV Périphériques E I8L avec vcc=1,0 V. Cette réduction de spécification est en raison des changements associés aux modèles de synchronisation finalisés.
Ce problème affecte toutes les configurations.
La fréquence d’horloge maximale pour les colonnes et les E/S de ligne est diminuée.
N’utilisez pas le cœur IP avec une colonne et une ligne d’E/S supérieures à 133 MHz en mode full-rate sur Cyclone périphériques IV E I8L avec vcc=1,0 V.
Conceptions utilisant déjà Cyclone périphériques IV E I8L avec vcc=1,0V avec DDR2 SDRAM de plein débit à 150 MHz (la spécification de fréquence d’horloge précédente) qui passent le timing dans la version 10.0SP1 du logiciel Quartus II et les versions ultérieures doivent continuer à travailler, pourvu que vous les remplissiez avec précision le panneau des paramètres de la carte dans le MegaWizard et vous entrez correctement modèles de traces de carte représentatifs du système dans le planificateur de broches.
Ce problème ne sera pas résolu.