ID de l'article: 000074124 Type de contenu: Dépannage Dernière révision: 14/06/2019

Pourquoi observe-t-on une fréquence incorrecte à partir d’un débit IP IOPLL en cascade dans une simulation ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP IOPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous voyiez une fréquence ou un comportement incorrect lors de la simulation d’une IP IOPLL en cascade sur Intel® Arria® 10, Intel Cyclone® 10 GX et Intel® Stratix® 10 périphériques.

    Cela est dû à un bogue dans le modèle de simulation simple généré par l’IP IOPLL par défaut.

    Résolution

    Pour contourner cela, activez l’option PLL Auto Reset dans les paramètres PLL physiques avant la génération IP IOPLL. Cela permet d’activer le modèle de simulation avancé, qui n’est pas affecté par ce problème.

    Ce problème a été résolu dans Intel® Quartus® Version 22.1 du logiciel Prime.

    Produits associés

    Cet article concerne 3 produits

    FPGA et FPGA SoC Intel® Stratix® 10
    FPGA Intel® Cyclone® 10 GX
    FPGA et FPGA SoC Intel® Arria® 10

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    Avertissement

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