Lorsque l’IP eSRAM Intel® Stratix® 10 FPGA est incluse dans votre conception, il est possible que vous voyiez des données incorrectes ou toutes les données « zéro » dans certains canaux.
Pour contourner ce problème, incluez la version de réinitialisation Intel® FPGA IP et connectez le signal de sortie nINIT_DONE du Intel FPGA IP de réinitialisation au signal d’entrée c_sd_n_0 de l’IP Intel Stratix® eSRAM 10 FPGA.
Ces informations sont incluses dans le Guide de l’utilisateur de la mémoire embarquée Intel Stratix 10.