ID de l'article: 000073687 Type de contenu: Dépannage Dernière révision: 30/06/2014

Une panne d’étalonnage se produit lorsque RELEASE_CLEARS_BEFORE_TRI_STATES est activée

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Ce problème affecte les DDR2 et DDR3, LPDDR2, QDR II et RLDRAM Produits II.

    Interfaces mémoire uniPHY générées dans le Quartus II version 11.0 ou ultérieure du logiciel et ciblant Arria II GZ, Stratix Les périphériques III ou Stratix IV connaîtront une défaillance d’étalonnage si le paramètre suivant est inclus dans le fichier QSF du projet :

    set_global_assignment -name RELEASE_CLEARS_BEFORE_TRI_STATES ON

    Pour les interfaces mémoire uniphy générées dans le Quartus version 12.0 ou ultérieure du logiciel II et ciblant Arria II GZ, Stratix III, ou périphériques Stratix IV, le message suivant se produit pendant analyse du timing si RELEASE_CLEARS_BEFORE_TRI_STATES c’est configuré sur ON :

    This design has the QSF assignment RELEASE_CLEARS_BEFORE_TRI_STATES set to ON. UniPHY IP in Stratix III and Stratix IV is not compatible with this setting. Set the RELEASE_CLEARS_BEFORE_TRI_STATES assignment to OFF to resolve the issue.
    Résolution

    Dans tous les cas, la solution à ce problème est de s’assurer que le mot-clé est désactivé :

    RELEASE_CLEARS_BEFORE_TRI_STATES de nom set_global_assignment DÉSACTIVÉ

    Produits associés

    Cet article concerne 2 produits

    FPGA Stratix® III
    FPGA Stratix® IV

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.