Exemple de conception de la mémoire Demo AXI

Cet exemple de conception démontre une interface esclave PERSONNALISATION* AXI*-3 sur un simple composant de mémoire personnalisée Verilog pour les systèmes Qsys. Vous pouvez utiliser cet exemple comme base pour vos propres interfaces esclaves AXI personnalisées. Le composant comprend également une interface de streaming Avalon® (Avalon-ST) en option et une interface Avalon® memory-mapped (Avalon-MM), qui démontre comment plusieurs normes d’interface peuvent être utilisées dans un composant.

Le Manuel de Quartus® II utilise cet exemple pour illustrer le processus d’emballage d’un composant de propriété intellectuelle (PI) avec l’éditeur de composants et les commandes personnalisées de matériel Tcl. Vous pouvez utiliser les fichiers HDL dans cet exemple pour vous aider à apprendre comment utiliser l’éditeur de composants pour créer votre propre fichier Tcl (_hw.tcl) simple matériel, comme décrit dans la section Création de composants Qsys (PDF). Vous pouvez également vous référer au fichier _hw.tcl inclus pour voir les utilisations avancées des commandes Tcl matérielles, y compris les paramètres dérivés, une callback de validation et une révision d’élaboration pour personnaliser l’interface utilisateur de paramétrage dans Qsys et les interfaces actuelles en option. Pour plus de détails sur les commandes matérielles Tcl, reportez-vous au chapitre De référence de l’interface de composant Tcl (PDF).

Pour plus d’informations sur l’utilisation de Qsys pour créer un système qui comprend des composants personnalisés, reportez-vous au chapitre Création d’un système avec Qsys (PDF) dans le Manuel de Quartus II.

Utiliser cet exemple de conception

Téléchargez le fichier demo_axi3_memory.zip et en extraire le contenu. Cet exemple de conception nécessite la Altera® suite de conception complète (ACDS) v13.0 ou une version ultérieure.

Le fichier ZIP comprend les fichiers composants IP suivants dans le sous-répertoire /ip :

• Les fichiers de conception demo_axi_memory.sv et single_clock_ram.sv

• Le fichier Tcl matériel personnalisé demo_axi_memory_hw.tcl pour emballer le composant pour Qsys
• Un fichier de package SystemVerilog utilisé pour générer des messages dans la sortie de simulation, /verification_lib/verbosity_pkg.sv (qui se trouve également dans le répertoire d’installation du logiciel Quartus II en tant que /ip/altera/sopc_builder_ip/verification/lib/verbosity_pkg.sv)

Pour utiliser ce composant dans votre propre système Qsys, copiez le sous-répertoire /ip du fichier ZIP extrait dans votre répertoire de projet Quartus II. Lorsque vous créez ou ouvrez un système Qsys dans le projet, Qsys détecte le composant IP dans le sous-répertoire /ip et ajoute le composant à la liste dans la section Projet de la bibliothèque, dans la catégorie Memories and Memory Controllers/On-Chip.

Le fichier ZIP contient également les fichiers suivants pour simuler le composant autonome, dans le sous-répertoire /ip/simulation :

• Un fichier testbench tb_mem.sv
• Un script run_sim.tcl pour effectuer une simulation dans Mentor Graphics® ModelSim* avec un fichier mem.do pour afficher les formes d’ondes montrant le fonctionnement des composants

Pour exécuter une simulation dans ModelSim, définissez votre répertoire de travail sur le sous-répertoire /ip/simulation à partir du fichier ZIP extrait. Tapez la source run_sim.tcl.

En outre, le fichier ZIP contient les fichiers logiciels Quartus II suivants :

• Un test simple de test Qsys system test.qsys pour illustrer l’instantiation du composant dans un système Qsys
• Un fichier de projet logiciel d habilitateur Quartus II de sorte que vous puissiez générer et compiler en option le système Qsys test : test.qpf, test.qsf, test.sdc

Pour afficher le composant instantané dans le cadre du système Qsys de test, ouvrez le fichier de projet test.qpf dans le logiciel Quartus II et ouvrez le fichier test.qsys dans Qsys. Double-cliquez sur le composant dans la colonne Nom ou Description de l’onglet Contenu système (ou cliquez avec le bouton droit sur le composant et choisissez Modifier)pour afficher l’éditeur de paramètres.

L’utilisation de cette conception est régie par les conditions générales du contrat de licence d’Intel® Design Exampleet soumises .

Détails de la conception

L’exemple du composant Qsys comprend les interfaces suivantes :

Interface esclave AXI-3

L’interface esclave AXI est une interface machée de mémoire avec un bloc mémoire sur puce. Cette interface est conçue pour être contrôlée par une interface maître AXI ou Avalon-MM, qui peut écrire et lire à partir du bloc mémoire. Les paramètres spécifient la largeur du signal d’ID AXI, la largeur de l’adresse esclave et la largeur de données.

Avalon-ST Interface

Lorsque vous désactivez ce composant dans Qsys, vous pouvez choisir d’activer ou de désactiver l’interface source Avalon-ST en option. Cette interface s’inspire des applications de téléphonie, dans lesquelles les tons (DTMF, occupé, dial tone, ringback, etc.) sont tous stockés comme des flux répétitifs d’octets pouvant être commutés selon les besoins sur un port particulier. Le port Avalon-ST fournit un tel flux, qui est défini par une adresse de démarrage, une adresse d’arrêt et les données stockées dans la RAM entre ces deux adresses, inclusivement. Les mots sont sorties dans l’ordre, de l’adresse de démarrage à l’adresse d’arrêt ; chaque mot produit tout d’abord un MSB. Cette version de démonstration suppose que l’adresse d’arrêt est supérieure à l’adresse de démarrage.

Prenons par exemple le contenu de la mémoire suivant :
adresse de démarrage : 0xbeef_0742
0xdace_32f7
adresse d’arrêt : 0xb0de_13ef
Le flux d’octet résultant serait : be-ef-07-42-da-ce-32-f7-b0-de-13-ef-be-ef-07 ...

Avalon-MM CSR Interface

L’interface Avalon-MM est une interface de contrôle et d’état (CSR) simple permettant de contrôler le port de streaming décrit ci-dessus. Cette interface est requise uniquement lorsque l’interface Avalon-ST est activée et est désactivée lorsque l’interface Avalon-ST est désactivée. Les paramètres spécifient la largeur d’adresse Avalon® esclave et la largeur des données.

Les registres de contrôle se trouvent dans une plage d’adresses séparée de la plage d’adresses de la mémoire, et leur adresse de base peut être attribuée n’importe où, dans la pratique, sur la carte mémoire du système. Le tableau suivant indique l’objectif de chaque registre de contrôle :

Éditeur de paramètres Qsys

La capture d’écran suivante montre l’interface utilisateur de l’éditeur de paramètres pour le composant de mémoire Démo AXI dans Qsys.