Verilog HDL : Multiplicateur signé

author-image

Par

Cet exemple décrit une conception d’addeur multiplicateur signé 16 bits avec des registres de pipeline dans Verilog HDL. Les outils de synthèse sont capables de détecter les conceptions d’addeur multiplicateur dans le code HDL et d’inférer automatiquement l’altmult_add mégafunction pour fournir des résultats optimaux.

Figure 1. Schéma de haut niveau multi-adder signé.

Téléchargez les fichiers utilisés dans cet exemple :

L’utilisation de cette conception est régie par les conditions générales du contrat de licence Intel® Design Example.

Tableau 1. Liste des ports multiplicateurs signés

Description du type de nom de port

dataa[15:0], datab[15:0],y

datac[15:0], datad[15:0]

 Entrée Entrées de données 16 bits
Horloge Entrée Entrée d’horloge
aclr Entrée Entrée claire asynchrone
résultat[32:0] Sortie Sortie des données 33 bits
Tout voir Voir moins

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.