Cet exemple de conception démontre comment réaliser un partage de boucle de verrouillage par phases (PLL) externe entre l’émetteur SPI-4.2 et les cœurs de réception.
Dans les cas habituels, le partage de PLL interne pour l’émetteur et le récepteur SPI-4.2 est automatiquement effectué par l’outil de synthèse Quartus® II pendant la compilation. Cependant, il y a des cas spéciaux dans lesquels le partage interne de la PLL ne fonctionne pas. Par exemple, la mégafunction ALTLVDS SPI-4.2 du périphérique Stratix® IV GX ES ne prend pas en charge le partage PLL interne en raison d’un problème de désalignation DPA. Dans ce cas, une mise en œuvre consiste à utiliser le partage de PLL externe afin d’activer la fonctionnalité PLL.
Pour plus d’informations sur le partage interne de la PLL, reportez-vous à l’annexe B du guide de l’utilisateur de la fonction MegaCore de niveau 4 du pos-PHY (PDF).
Pour plus d’informations sur le problème de désalignation DPA dans Stratix périphériques IV GX ES, reportez-vous à la feuille d’errata Stratix IV GX ES.
Cet exemple de conception a été créé et validé à l’aide de Quartus II 9.1.
Téléchargez les fichiers utilisés dans cet exemple :
L’utilisation de cette conception est régie par les conditions générales du contrat de licence de l’exemple de conception Intel® et est soumise à celle-ci.
La figure 1 montre le diagramme de blocs de l’architecture de simulation fonctionnelle
Le module DUT (Device under test) se compose de l’émetteur SPI-4.2 et des cœurs de réception, de l’unité merge_pll, de l’unité source hôte 128 bits et de l’unité de dissipateur d’agent 128 bits. La source hôte utilise l’interface ™ de l’ordinateur pour transmettre les données au cœur de l’émetteur SPI-4.2, tandis que le dissipateur 128 bits reçoit les données du cœur du récepteur SPI-4.2. L’unité merge_pll génère l’horloge rapide, l’horloge lente et l’horloge activer les signaux pour l’émetteur SPI-4.2 et les cœurs du récepteur. Cette unité génère également le signal rxsys_clk pour le cœur du récepteur SPI-4.2.
Les modules pour banc d’essai se composent d’une source hôte identique de 128 bits pour le cœur d’émetteur SPI-4.2 et d’un module de dissipateur à variation de 64 bits pour le cœur de réception SPI-4.2. Le cœur du récepteur SPI-4.2 du module de banc d’essai utilise la largeur du chemin de données à variation de 64 bits. L’émetteur SPI-4.2 et les cœurs de réception des modules de banc d’essai n’utilisent pas de partage PLL externe. Dans la mise en œuvre matérielle effective, ils peuvent être remplacés par tous les périphériques SPI-4.2 tiers qui exécutent la même fonctionnalité.
La Figure 2 montre le rapport de compilation de l’exemple de conception. D’après le rapport, le nombre de LP utilisés est de 1 sur 8.
La Figure 3 montre le rapport de synthèse de l’horloge.
Liens connexes
Pour plus d’informations relatives au protocole et aux spécifications du cœur SPI-4.2, consultez :
Pour obtenir des explications détaillées sur la façon d’effectuer un partage de PLL externe entre les cœurs d’émetteur et de récepteur SPI-4.2, consultez la base de données des connaissances Intel :