Ethernet
Les protocoles d’interface permettent une connectivité de puce à puce, de carte à carte ou de boîte à boîte dans les conceptions de systèmes. Les solutions de propriété intellectuelle (PI) d’Intel et de nos partenaires répondent aux besoins d’un large éventail d’applications et tirent parti des émetteurs-récepteurs intégrés dans nos dispositifs FPGA et ASIC. Les solutions de protocole d’interface sont fournies en tant que cœurs IP et modèles de référence concédables sous licence, ainsi que des mégafunctions et des exemples de conception sans frais.
Visitez la section Protocoles d’émetteur-récepteur pour en savoir plus sur les émetteurs-récepteurs intégrés et sur leurs solutions de protocole d’interface prises en charge.
Exemples de conception |
Appareil ciblé |
Kits de développement pris en charge |
Conforme à Qsys |
Quartus II Version |
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Interface RGMII de contrainte Ethernet à trois vitesses avec la fonction de retard externe PHY |
Cyclone® II, Cyclone III, Cyclone III LS, Cyclone IV GX, Stratix® II, Stratix II GX, Stratix III, Stratix IV, Arria® GX, Arria® II GX |
Kit de développement FPGA Stratix IV GX, kit de développement Arria II GX FPGA |
- |
10.1 |
Stratix IV GX |
Kit de développement FPGA Stratix IV GX |
✓ |
12.1 |
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Cyclone III , Stratix IV GX |
kit Nios II Embedded Evaluation Kit (NEEK), édition Cyclone III, kit de développement de systèmes embarqués, Cyclone III Edition, kit de développement FPGA Stratix IV GX, CV GT FPGA développement |
✓ |
12.0 |
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Cyclone III |
Kit de développement de systèmes embarqués, édition Cyclone III, Stratix kit de développement FPGA IV GX |
- |
13.1 |
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Cyclone III |
Nios II Embedded Evaluation Kit (NEEK), Cyclone III Edition |
- |
10.1 |
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Stratix IV GX |
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SP1 9.1 |
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TSE : implémenter la séquence de réinitialisation dans TSE en utilisant ALTLVDS comme émetteur-récepteur |
Stratix IV GX |
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SP1 9.1 |
Stratix IV GX , Arria II GX |
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SP1 9.1 |