TSE : instantiate TSE avec ALTGX / ALTLVDS externes

Recommandé pour :

  • Périphérique : Stratix® IV GX

  • Quartus® : Inconnu

author-image

Par

Figure 1. Diagramme conceptuel de blocs pour interface TSE MAC + PCS avec l’instance ALTGX ou ALTLVDS via TBI.

Résumé de la conception

Cette conception démontre comment instantanément activer ALTGX ou ALTLVDS séparément de l’instance de fonction MegaCore Ethernet à trois vitesses (TSE).

Cette conception instantifie TSE MegaCore sans sélectionner les E/S GXB ou LVDS. ALTGX ou ALTLVDS est instantanément configurée séparément pour s’interfacer avec le sous-couche de codage physique TSE (PCS) via une interface TBI (ten-bit), comme le montre la Figure 1.

Téléchargez les fichiers utilisés dans cet exemple :

L’utilisation de cette conception est régie par les conditions générales du contrat de licence d’Intel® Design Example.

Les fichiers téléchargés comprennent :

  • s4gx_tse_lvds.qar – Archive de la conception TSE à l’aide d’ALTLVDS
  • s4gx_tse_gxb.qar – Archive de la conception TSE utilisant ALTGX

Configurez ALTGX avec les paramètres suivants :

  • Sous l’onglet Général, définissez protocole sur Basique
  • Sous l’onglet Général, définissez largeur de canal sur 10
  • Sous l’onglet Général, définissez le taux de données à 1,25 Gbit/s et la fréquence d’horloge d’entrée à 125 MHz

Remarque : connectez instantanément ALTGX_RECONFIG bloc pour Stratix® périphériques IV GX et Arria® II GX.

Pour l’interface TSE à ALTGX, connectez les signaux suivants :

  • tbi_rx_clk (TSE) à rx_clkout (ALTGX)
  • tbi_rx_d[9.0] (TSE) à rx_dataout[9.0] (ALTGX)
  • tbi_tx_clk (TSE) à tx_clkout (ALTGX)
  • tbi_tx_d[9.0] (TSE) à tx_datain[9.0] (ALTGX)

Configurez ALTLVDS RX avec les paramètres suivants :

  • Sous l’onglet Général, activez le mode DPA (Dynamic Phase Alignment)
  • Sous l’onglet Général, définissez le facteur de desserializer à 10
  • Sous l’onglet Fréquence/PLL, définissez le taux de données à 1,25 Gbit/s et la fréquence d’horloge d’entrée à 125 MHz
  • Sous l’onglet 1 des paramètres DPA, vérifiez le port de sortie « rx_divfwdclk » et contournez l’option DPA FIFO

Pour l’interface TSE à ALTLVDS, connectez les signaux suivants :

  • tbi_rx_clk (TSE) à rx_divfwdclk (ALTLVDS)
  • tbi_rx_d[0.9] (TSE) à rx_out[9.0] (ALTLVDS)
  • horloge système tbi_tx_clk (TSE) à 125 MHz
  • tbi_tx_d[0.9] (TSE) à tx_in[9.0] (ALTLVDS)

Remarque : la connexion du bus de données TSE TBI vers le bus de données LVDS est dans l’ordre inverse.

Remarque : pour la séquence de réinitialisation ALTGX et ALTLVDS, veuillez consulter le manuel de périphérique.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.