Le modèle fourni contient un module Verilog Avalon à mappe de mémoire (MM) groupé en tant que composant prêt pour le constructeur SOPC. Le composant est paramétrable, vous permettant de sélectionner des fonctionnalités par registre. Vous pouvez utiliser le composant avec toute famille d’appareils Intel® prise en charge par SOPC Builder. Le composant est basé sur Verilog, de sorte que vous pouvez ajouter votre propre fonctionnalité ou simplement l’utiliser comme référence. Pour faciliter l’utilisation, le composant utilise les rappels Tcl pour vous permettre d’apporter des modifications de paramètres automatiquement dans un environnement gui.
Vous pouvez utiliser ce composant comme produit de remplacement pour le composant PIO disponible auprès de SOPC Builder. Ce composant met en œuvre la même logique, mais il est dupliqué pour jusqu’à 16 paires d’E/S. Ce composant prend également en charge des largeurs de données allant de 8 à 1 024 bits avec un mode de boucnage en option pour permettre aux développeurs de logiciels de lire le contenu de sortie. La version 2.0 de ce composant prend en charge les ports d’entrée (ou les fichiers de registre de lecture) avec des capacités d’interruption pour des largeurs de données allant de 8 à 32 bits. Les interruptions sont générées par le basculement des données de périphérie montante aux ports d’entrée.
Tableau 1. Modes de composant
Mode |
Description |
|---|---|
Sortie uniquement |
Registre des sorties exposé au niveau supérieur, l’entrée est désactivée |
Entrée uniquement |
Registre des entrées exposé au niveau supérieur, sortie désactivée |
Sortie et entrée |
Registres de sortie et d’entrée exposés au niveau supérieur |
Sortie avec Loopback |
Le registre des sorties exposé au niveau supérieur, le registre de sortie prend en charge les lectures, l’entrée est désactivée |
Handicapés |
La sortie et l’entrée sont désactivées |
Le composant fournit également en option des signaux de synchronisation que vous pouvez utiliser pour déterminer quand un Avalon-MM accède principalement à l’un des registres. Par exemple, votre propre logique personnalisée connectée à l’un des ports de données de sortie peut utiliser les signaux de synchronisation pour indiquer que les données sont valides. Un autre exemple est que l’une des entrées peut être connectée à une mémoire tampon FIFO. Les signaux user_chipselect et user_read peuvent être utilisés comme signal de reconnaissance de lecture pour la mémoire tampon FIFO.
Utiliser cet exemple de conception
- Téléchargez le modèle secondaire Avalon-MM (.zip).
- Le fichier .zip contient tous les fichiers matériels nécessaires pour reproduire l’exemple.
- Téléchargez le modèle secondaire Avalon-MM README (.txt).
L’utilisation de cette conception est régie par les conditions générales du contrat de licence d’Intel® Design Example et est soumise.