Verilog HDL : arbre d’extension desternaires

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Cet exemple décrit un arbre d’adderternaire paramétré dans verilog HDL. Pour les appareils qui contiennent de grandes tableaux de recherche comme des structures logiques combinées dans les éléments logiques (EL) tels que Stratix® II, le traitement des arbres d’adder en tant qu’arbres d’extension deternaires peut apporter une amélioration significative des performances.

Figure 1. Diagramme de haut niveau de l’arbre d’extension desternaires.

Téléchargez les fichiers utilisés dans cet exemple :

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Tableau 1. Liste des ports d’extension deternaires

Description du type de nom de port
A, B, C, D, E Entrée Entrées paramétrées dans l’arbre d’extension
CLK Entrée Horloge
SORTIE Sortie Sortie paramétrée de l’arbre d’extension
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