L’exemple de conception d’E/S différentielle à haut débit du logiciel Quartus® II se compose de trois mégafunctions :
- Récepteur LVDS (altlvds_rx)
- Multiplicateur (lpm_mult)
- Émetteur LVDS (altlvds_tx).
Les modules de réception, de multiplicateur et d’émetteur LVDS LVDS sont créés à l’aide du plug-in MegaWizard® logiciel Quartus® II. Elles sont connectées comme le montre la Figure 1, qui illustre les performances de :
- Convertir des données de série de 840 mégabits par seconde (Mbit/s) en données parallèles 8 bits à l’aide de altlvds_rx
- Multiplication des deux données parallèles 8 bits à l’aide de lpm_mult
- Convertir les données parallèles sortant du multiplicateur en données série à l’aide de altlvds_tx
Le multiplicateur sera mis en œuvre dans un bloc de traitement des signaux numériques (DSP) dédié dans le périphérique Intel® Stratix®. Le fichier est à l’origine de cet exemple : il s’agit de montrer la conversion des données. Un testbench est créé en Verilog et simulé à l’aide de l’outil ModelSim*-Intel® FPGA.
Téléchargez les fichiers utilisés dans cet exemple :
L’utilisation de cette conception est régie par les conditions générales du contrat de licence d’Intel® Design Exampleet soumises .
Tableau 1. Fichiers inclus dans diff_io_top.zip
| Description | dufichier du | répertoire |
|---|---|---|
| src | diff_io_top.v lvds_rx.v mcul.v lvds_tx.v |
Fichier de conception de haut niveau qui instantanéise le récepteur, le multiplicateur et l’émetteur Récepteur LVDS généré par le plug-in MegaWizard Multiplicateur 8 bits généré par le plug-in MegaWizard Émetteur LVDS généré par le plug-in MegaWizard |
| Sim | testbench.y diff_io_top.vo diff_io_top.sdo comp_altera_lib.do comp_gate.do gate_sim.do bibliothèque Stratix |
Instantanément le module de haut niveau et se compose de vecteurs de test Netlist verilog généré par logiciel Quartus II à utiliser avec l’outil ModelSim Fichier de synchronisation SDF généré par logiciel Quartus II Script pour compiler la bibliothèque Stratix Script pour compiler le testbench et la liste de netlist au niveau de la porte Script pour exécuter la conception dans l’outil ModelSim Modèles compilés ModelSim |
Tableau 2. Liste des ports d’exemple de conception d’E/S différentiels à haut débit
| Description | du type de nom de | port |
|---|---|---|
| rx_in[0] | Entrée | Données binaires d’entrée série 1 bit non signées |
| rx_in[1] | Entrée | Données binaires d’entrée série 1 bit non signées |
| rx_inclock | Entrée | Horloge d’entrée avec fréquence de 105 MHz |
| tx_out[0] | Sortie | Données binaires de sortie série 1 bit non signées |
| tx_out[1] | Sortie | Données binaires de sortie série 1 bit non signées |
| tx_outclock | Sortie | Horloge de sortie d’une boucle à phase verrouillée (PLL) avec fréquence de 105 MHz |
Simuler la conception
- Invoquez l’outil ModelSim* 5.6c.
- Changez de répertoire à l’emplacement où se trouvent les fichiers de simulation.
- Source du script gate_sim.do en utilisant la commande : VSIM > do gate_sim.do
Le résultat de la multiplication s’affiche après 180 ns.
Liens connexes
Pour plus d’informations sur l’utilisation de cet exemple dans votre projet, consultez :
- Le chapitre Support de Mentor Graphics ModelSim* et QuestaSim du volume 3 du manuel Quartus® II