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Descriptif
L’un des plus grands et des plus frustrants défis de conception de FPGA est le calendrier de fermeture. Il est très courant de constater, après avoir effectué une analyse de synchronisation complète sur une conception FPGA, qu’un ou plusieurs rapports de synchronisation indiquent un échec de synchronisation. Comment peut-on remédier à cette situation ? La réponse n’est pas toujours évidente.
Ce cours enseigne les techniques utilisées par les spécialistes du design pour fermer le timing sur des conceptions qui « repoussent les limites » de la performance. Les exemples de techniques incluent l’analyse approfondie de la conception pour détecter les défaillances de synchronisation courantes, l’ajustement des paramètres et des affectations en fonction des recommandations de l’outil, la sélection des ressources d’horloge appropriées et l’ajustement du code HDL pour des performances optimales.
Ce cours est un cours magistral seulement. Il y a un cours d’atelier de suivi qui est basé sur le laboratoire.