Centre d’assistance IP de l’interface numérique série II
Cette page est organisée en catégories qui s’alignent avec le flux de conception d’un système d’interface numérique série II du début à la fin. Vous trouverez des informations sur la façon de planifier, de sélectionner, de concevoir, d’implémenter et de vérifier vos cœurs IP de l’interface numérique série II. Il existe également des directives sur la façon d’installer votre système et de déboguer la conception IP de l’interface numérique série II.
Obtenez des ressources d’assistance pour les périphériques Intel Agilex® 7, Intel® Stratix® 10, Intel Arria® 10 et Intel Cyclone® 10 dans les pages ci-dessous. Pour les autres périphériques, recherchez à partir des liens suivants : FPGA Index de documentation, cours de formation, vidéos, exemples de conception et base de connaissances.
1. Sélection de l’appareil et de l’IP
Quelles fonctionnalités sont prises en charge dans le Intel® FPGA IP SDI II ?
Quelle famille de périphériques Intel® FPGA dois-je utiliser ?
Qu’est-ce que l’utilisation des ressources SDI II Intel® FPGA IP core FPGA ?
2. Flux de conception et intégration IP
Documentation
- Guide de l’utilisateur de l’ip core
- Guide de l’utilisateur de l’Intel® FPGA IP SDI II
- appareils Intel Agilex 7
- Guide de l’utilisateur de l’exemple de conception IP F-Tile SDI II FPGA
- appareils Intel Stratix 10
- Guide de l’utilisateur de l’exemple de conception IP d’Intel® Stratix 10 FPGA IP SDI II
- appareils Intel Arria 10
- Guide de l’utilisateur de l’exemple de conception IP de SDI II Intel® Arria 10 FPGA
- Intel Cyclone 10 GX d’appareils
- Guide de l’utilisateur de l’exemple de conception IP d’Intel® Cyclone 10 GX FPGA SDI II
- notes de mise à Intel® FPGA IP
- Notes de version de l’interface numérique série II Intel FPGA IP
Comment générer le cœur Intel® FPGA IP SDI II ?
- Guide de l’utilisateur du SDI II Intel® FPGA IP, section 3.2.1. Créer un nouveau projet Intel® Quartus® Prime
- Guide de l’utilisateur du SDI II Intel® FPGA IP, section 3.2.2. Lancement du catalogue IP
- Guide de l’utilisateur du SDI II Intel® FPGA IP, section 3.2.3. Paramètrer le cœur IP
Comment générer l’exemple de conception Intel® FPGA IP SDI II ?
Les liens ci-dessous fournissent des instructions étape par étape pour générer un exemple de conception SDI II Intel® FPGA IP à partir du logiciel Intel Quartus Prime :
- appareils Intel Agilex 7
- appareils Intel Stratix 10
- appareils Intel Arria 10
- Intel Cyclone 10 GX d’appareils
Comment compiler et tester ma conception ?
Pour les périphériques Intel Agilex, Intel Stratix 10, Intel Arria 10 et Intel Cyclone 10 GX, les étapes de compilation et de test de votre conception Intel® FPGA IP SDI II se trouvent dans les guides d’utilisation sDI II Intel® FPGA IP de conception suivants, sous la section « Compiling and Testing the Design » :
- appareils Intel Agilex 7
- appareils Intel Stratix 10
- appareils Intel Arria 10
- Intel Cyclone 10 GX d’appareils
Comment réaliser une simulation fonctionnelle SDI II Intel® FPGA IP ?
Pour les périphériques F-tile, Intel Stratix, Intel Arria 10 et 10 GX Intel Cyclone Intel Agilex, voici les étapes à suivre pour générer une simulation fonctionnelle SDI II Intel® FPGA IP :
- Activez l’option de simulation dans l’éditeur de paramètres SDI II Intel® FPGA IP et créez un exemple de conception de Intel® FPGA IP SDI II
- appareils Intel Agilex 7
- appareils Intel Stratix 10
- appareils Intel Arria 10
- Intel Cyclone 10 GX d’appareils
3. Conception de cartes et gestion de l’alimentation
Consignes de connexion des broches
- appareils Intel Agilex 7
- ® Directives de connexion des broches de la famille de périphériques Intel Agilex
- appareils Intel Stratix 10
- Directives de connexion des broches de la famille de Intel® Stratix® 10 appareils
- appareils Intel Arria 10
- Directives de connexion des broches des familles de périphériques Intel® Arria® 10 GX, GT et SX
- Intel Cyclone 10 GX d’appareils
- Directives de connexion des broches de la famille de périphériques Intel® Cyclone® 10 GX
Examen schématique
- appareils Intel Agilex 7
- ® Fiche technique d’examen schématique des périphériques Intel Agilex
- appareils Intel Stratix 10
- Fiche technique d’examen schématique Intel Stratix 10 GX, MX et SX
- Guide de l’utilisateur du kit de développement Intel® Stratix® FPGA 10 GX
- Guide de l’utilisateur du kit de développement SoC Intel® Stratix® 10 SX
- appareils Intel Arria 10
- Fiche technique d’examen schématique Intel Arria 10 GX, GT et SX
- Utilisateur du kit de développement Intel Arria 10 FPGA
- Guide de l’utilisateur du kit de développement SoC Intel Arria 10
- périphériques Intel Cyclone GX 10
- Fiche technique d’examen schématique Intel Cyclone 10 GX
- Guide de l’utilisateur du kit de développement FPGA Intel® Cyclone® 10 GX
Gestion de l’alimentation
- Estimateur de puissance précoce (EPE) et analyseur de puissance
- AN 750 : utilisez l’outil PDN Intel FPGA pour optimiser la conception de votre réseau de distribution d’énergie
- Guide de l’utilisateur de l’outil PDN (Power Deliver Network) 2.0 spécifique à l’appareil
- Guide de l’utilisateur de l’estimateur de puissance précoce pour Intel® Cyclone® 10 GX FPGAs
- Guide de l’utilisateur de l’estimateur de puissance précoce pour Intel® Arria® 10 FPGAs
- AN 711 : fonctionnalités de réduction de l’alimentation dans Intel® Arria® 10 périphériques
- AN 721 : Créer un FPGA power tree
- AN 692 : considérations de séquençage de l’alimentation pour les périphériques Intel® Cyclone® 10 GX, Intel® Arria® 10, Intel® Stratix® 10 et Intel Agilex®
- Guide de l’utilisateur de l’estimateur de puissance précoce pour Intel® Stratix® 10 FPGAs
- Guide de l’utilisateur de la gestion de l’alimentation Intel® Stratix® 10
- ® Guide de l’utilisateur de la gestion de l’alimentation Intel Agilex
- AN 910 : Intel Agilex® 7 directives de conception du réseau de distribution d’énergie
- Guide de l’utilisateur Intel® Quartus® Prime Pro Edition : analyse et optimisation de l’alimentation
- Guide de l’utilisateur Intel® FPGA Power and Thermal Calculator
Gestion de l’alimentation thermique
- appareils Intel Stratix 10
- AN 787 : Intel® Stratix® 10 modélisation thermique et gestion avec l’estimateur de puissance précoce
- AN 943 : modélisation thermique pour Intel® Stratix® 10 FPGAs avec le Intel® FPGA Power and Thermal Calculator
- AN 944 : modélisation thermique pour Intel Agilex® FPGAs avec le Intel® FPGA Power and Thermal Calculator
Séquençage de l’alimentation
- Appareils Intel Stratix 10, Intel Cyclone 10 GX, Intel Arria 10 et Intel Agilex 7
- AN 692 : considérations de séquençage de l’alimentation pour les périphériques Intel® Cyclone® 10 GX, Intel® Arria® 10, Intel® Stratix® 10 et Intel Agilex® 7
Kits de développement
- Les kits de développement suivants sont disponibles pour le cœur IP SDI II :
- Kit de développement Signal Integrity Intel® Stratix® 10 GX
- Kit de développement Signal Integrity Intel® Stratix® 10 TX
- Kit de développement Signal Integrity de l’émetteur-récepteur Intel® Arria® 10 GX
- Kit de développement FPGA Intel® Cyclone® 10 GX
- Kit de développement Signal Integrity de l’émetteur-récepteur Stratix® V GT
- Kit de développement Arria® V GX FPGA
- Kit de développement Cyclone® V GT FPGA
4. Exemples de conception
- Périphérique Intel Arria 10
- Arria 10 - Module Intel GX Multi-Rate SDI II pass-through using Video &Image Processing Pipeline Reference Design
- Arria 10 - SDI II multi-taux (jusqu’à 12 G-SDI) avec conception de référence externe VCXO
- Arria 10 - Conception de référence de retrait DE SDI II VCXO à trois taux (AN746)
- Conception de référence audio Arria 10 - 12G-SDI
- périphérique Intel Cyclone 10 GX
5. Débogage
Questions-réponses
Veillez à activer l’option « sortie d’erreur CRC » dans l’éditeur de paramètres SDI II Intel® FPGA IP pour obtenir les valeurs CRC correctes (non applicable pour SD-SDI).
Vous pouvez consulter le Guide de l’utilisateur SDI II Intel® FPGA IP, section 5.3.1. Insérez la ligne pour obtenir une insertion correcte de la ligne.
Vous pouvez consulter le Guide de l’utilisateur de l’exemple de conception IP SDI II d’Intel® Stratix 10 FPGA, section 1.5.1. Consignes de connexion et de paramètres décrivant comment afficher correctement le format NTSC et la vidéo PAL.
Assurez-vous que la fréquence du signal d’horloge est connectée à la bonne fréquence d’horloge embarquée. Par exemple, si le signal d’horloge reflck SDI Tx PLL est configuré sur 148,5 MHz, utilisez également la puce d’horloge 148,5 MHz pour vous connecter au signal refclk SDI Tx PLL.
Pour la conception d’exemple de bouclure série, le client peut voir toute la résolution vidéo prise en charge dans le fichier .tcl dans ce répertoire <example dossier de conception>\hwtest\tpg_ctrl.tcl. Pour la conception d’exemple de loopback parallèle, ce fichier .tcl n’est pas disponible, mais le client peut toujours accéder à toute la résolution vidéo prise en charge dans les spécifications SMPTE.
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