L’analyseur de synchronisation est un analyseur de synchronisation statique de force ASIC qui prend en charge le format standard Synopsys® Design Constraints (SDC). Cette page fournit des liens vers des ressources où vous pouvez en apprendre davantage sur l’analyseur de synchronisation.
Pour une brève présentation de l’analyseur de synchronisation, reportez-vous à la section Analyseur de synchronisation sur la page des fonctionnalités du logiciel de conception Intel® Quartus® Prime .
Ressources de l’analyseur de synchronisation
Le tableau 1 fournit des liens vers la documentation disponible sur l’analyseur de synchronisation.
Tableau 1. Documentation sur l’analyseur de synchronisation
| Description du titre | |
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| AN775 : Directives de génération d’informations de synchronisation des E/S | Cette note d’application présente des techniques permettant de générer des informations de synchronisation des E/S pour un périphérique donné à l’aide du logiciel Intel® Quartus® Prime. |
Analyseur de synchronisation (PDF) (Édition Pro) |
L’analyseur de synchronisation de l’édition Intel® Quartus® Prime Pro utilise une méthodologie de contrainte et d’analyse standard de l’industrie pour générer des rapports sur toutes les données requises, les heures d’arrivée des données et les heures d’arrivée des horloges pour tous les chemins de réinitialisation asynchrone de registre à registre, d’E/S et de réinitialisation asynchrone de votre conception. |
Analyseur de synchronisation (PDF) (Édition Standard) |
L’analyseur de synchronisation Intel® Quartus® Prime Standard Edition utilise une méthodologie de contrainte et d’analyse standard de l’industrie pour générer des rapports sur toutes les données requises, les heures d’arrivée des données et les heures d’arrivée des horloges pour tous les chemins de réinitialisation asynchrones et de registre à registre, E/S et asynchrones de votre conception. |
| Application d’exceptions multicycles dans l’analyseur de synchronisation (PDF) | Cette note d’application explique en détail comment appliquer des exceptions multicycles dans l’analyseur de synchronisation. |
| Livre de recettes de l’analyseur de synchronisation Quartus Prime (PDF) | Ce livre de recettes fournit divers exemples de conception et modèles montrant comment appliquer des contraintes de synchronisation à divers circuits de conception. |
| Tutoriel de démarrage rapide de l’analyseur de synchronisation (PDF) | Ce tutoriel fournit une introduction rapide à l’analyseur de synchronisation. |
| Manuel de référence SDC et API de l’analyseur de synchronisation (PDF) | Ce manuel de référence fournit une liste de toutes les commandes SDC prises en charge par l’analyseur de synchronisation, ainsi que l’API complète du langage de commande d’outil (Tcl). |
| AN 471 : Analyse FPGA PLL haute performance avec analyseur de synchronisation (PDF) | Cette note d’application décrit comment analyser et contraindre les boucles à verrouillage de phase (PLL) à l’aide de l’analyseur de synchronisation. |
| Livre blanc Effectuer une analyse de synchronisation équivalente entre Altera analyseur de synchronisation et Xilinx Trace (PDF) | Ce livre blanc montre comment effectuer une analyse de synchronisation statique équivalente entre l’analyseur de synchronisation d’Altera et le traceur de Xilinx. |
| Analyseur de synchronisation Analyseur d’horloge | Fournit des informations détaillées sur l’analyse d’horloge, y compris la dérivation des équations pour l’analyse de synchronisation. |
| Exceptions de l’analyseur de synchronisation | Donne une présentation des exceptions SDC de l’analyseur de synchronisation et de leur priorité. |
| Collections d’analyseurs de synchronisation | Répertorie toutes les collections prises en charge (une partie essentielle de l’analyseur de synchronisation). |
| Interface graphique de l’analyseur de synchronisation | Vous familiarise avec l’interface graphique de l’analyseur de synchronisation et ses fonctionnalités. |
Le tableau 2 fournit des liens vers les formations et les démonstrations disponibles sur l’analyseur de synchronisation.
Tableau 2. Formation et démonstrations d’analyseur de synchronisation
| Description du titre | |
|---|---|
Analyseur de synchronisation (anglais) (Cours en ligne) |
Vous apprendrez les aspects clés de l’interface graphique de l’analyseur de synchronisation dans le logiciel Intel® Quartus® Prime Pro v. 20.3 en mettant l’accent sur l’évaluation des rapports de synchronisation. Il s’agit d’un cours en ligne de 1,5 heure. |
Contraintes des interfaces synchrones à la source (Cours en ligne) |
Cette formation vous montrera comment contraindre et analyser des interfaces synchrones à source de débit de données unique avec l’analyseur de synchronisation du logiciel Intel® Quartus® Prime. Vous découvrirez les avantages des interfaces synchrones source par rapport aux interfaces système d’horloge courantes. Vous serez en mesure d’écrire des contraintes de conception Synopsys* (SDC) pour contraindre les entrées et sorties synchrones d’une source de débit de données unique. Il s’agit d’un cours en ligne de 1 heure. |
Contraindre les interfaces synchrones à double débit de données à la source (Cours en ligne) |
Cette formation fournit une introduction aux interfaces à double débit de données et à certains des défis liés à leur contrainte. Vous découvrirez les contraintes d’horloge, les contraintes de données et les exceptions de synchronisation pour les interfaces DDR d’entrée et de sortie. Enfin, vous apprendrez à analyser la synchronisation de l’interface synchrone de la source DDR avec l’analyseur de synchronisation de l’analyseur de synchronisation. Il s’agit d’un cours en ligne de 30 minutes. |
Le logiciel Intel® Quartus® Prime : Foundation (Cours dirigé par un instructeur) |
Apprenez à utiliser le logiciel Intel® Quartus® Prime pour développer une conception FPGA ou CPLD, de la conception initiale à la programmation de l’appareil. Vous allez créer un nouveau projet, saisir des fichiers de conception nouveaux ou existants et compiler votre projet. Vous apprendrez à rechercher des informations de compilation, à utiliser des paramètres et des affectations pour ajuster les résultats de la compilation et à gérer les affectations liées aux E/S. Il s’agit d’un cours de 8 heures dirigé par un instructeur. |