Logiciel intel® Quartus® Prime Design - Centre de support

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Intel® Quartus® Prime Software Guides de l’utilisateur

Guides de l’utilisateur d’Intel® Quartus® Prime Pro Edition :

• Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Mise en route ›
• Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Platform Designer ›
• Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Recommandations de conception ›
• Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Compilateur ›
• Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Optimisation de la conception ›
• Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Programmeur ›
• Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Conception basée sur des blocs ›
• Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Reconfiguration partielle ›
• Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Simulation tierce ›
• Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Synthèse tierce ›
• Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Outils de débogage ›
• Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Analyseur de synchronisation ›
• Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Analyse et optimisation de la puissance ›
• Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Contraintes de conception ›
• Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Outils de conception de circuits imprimés ›
• Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Scripts ›

Guides de l’utilisateur d’Intel® Quartus® Prime Standard Edition :

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Quelle est la différence entre Pro et Standard Edition ?

Formation sur les logiciels Intel® Quartus® Prime

Intel propose plusieurs types de formation, à la fois en ligne et en personne pour vous aider à vous familiariser rapidement avec le flux de conception Intel® Quartus® Prime. Voici quelques suggestions de cours de formation pour vous aider à démarrer.

Formation sur les logiciels Intel® Quartus® Prime

De nombreux autres cours de formation sont disponibles. Pour obtenir un catalogue complet, consultez la page Formation FPGA Intel®.

1. Planification des E/S

Vue d’ensemble de la planification des E/S

La planification des E/S est effectuée à un stade précoce de la conception fpga pour garantir un placement réussi dans votre équipement cible tout en respectant les contraintes de broches et de temps dédiées. Le logiciel Intel® Quartus® Prime Pro Edition offre deux outils pour gérer le processus complexe de respect des nombreuses contraintes du placement des E/S.

Interface Planner gère la complexité de l’intégration de plusieurs modules avec des exigences strictes pour les affectations de broches (par exemple, PCI Express*, DDR et cœurs de propriété intellectuelle (IP) à boucle à verrouillage de phase (PLL)). Le planificateur d’interface interagit dynamiquement avec l’Intel® Quartus® Prime Fitter pour vérifier la légalité du placement pendant que vous planifiez. Vous pouvez évaluer différents plans d’étage à l’aide de rapports interactifs pour planifier avec précision la meilleure mise en œuvre.

Pin Planner est un outil d’attribution de broches de bas niveau. Utilisez cette option pour placer manuellement les broches d’E/S et pour spécifier la vitesse de balayage et la force d’entraînement.

Planification des E/S - Documentation et formation

Planification des E/S - Documentation de l’outil logiciel

• Chapitre Gestion des broches d’E/S de périphérique dans une section du Guide de l’utilisateur d’Intel® Quartus® Prime Pro Edition ›
• Chapitre Planification de l’interface dans une section du Guide de l’utilisateur d’Intel® Quartus® Prime Pro Edition ›

Planification des E/S - Documentation des périphériques

• Fichiers de broching pour les périphériques FPGA Intel® ›
• Instructions de connexion par broche - par famille d’appareils ›

Planification des E/S - Cours de formation

Planification des E/S - Autres ressources

La planification des E/S implique de nombreuses considérations, en particulier lorsque des E/S à haut débit ou des protocoles spécifiques sont impliqués. Pour plus d’informations sur la gestion des E/S et la prise en charge du développement des chambres, consultez la page Web Gestion des E/S, Prise en charge du développement des chambreset Centre de ressources pour l’analyse de l’intégrité des signaux.

2. Entrée de conception

Entrée de conception - Vue d’ensemble

Vous pouvez exprimer votre conception à l’aide de plusieurs méthodes de saisie de conception :

• Utilisation d’un langage de description matérielle (HDL)
• Verilog
• SystemVerilog
• VHDL
• Platform Designer, un outil de saisie graphique permettant de connecter des modules complexes de manière structurée
• Autres méthodes d’entrée de haut niveau
• Synthèse de haut niveau (HLS) utilisant C++ pour exprimer des modules complexes
• OpenCL™ utilise C++ pour implémenter des algorithmes de calcul sur des plates-formes hétérogènes

Propriété intellectuelle

En plus de l’entrée directe de conception, les FPGA Intel® prennent en charge un large portefeuille de propriété intellectuelle (IP) conçu spécifiquement pour une utilisation dans les FPGA Intel®.

Apprentissage d’un langage de description matérielle (HDL)

Intel propose plusieurs cours de formation HDL, allant de présentations en ligne gratuites à des cours d’une journée complète dirigés par un instructeur.

Utilisation de modèles HDL

Le logiciel Intel® Quartus® Prime propose plusieurs modèles pour les éléments logiques couramment utilisés tels que les registres, les affectations de signaux sélectionnés, les affectations de signaux simultanés et les appels de sous-programmes. Les modèles sont disponibles dans Verilog, SystemVerilog et VHDL.

Si vous n’êtes pas sûr de la meilleure façon d’écrire une fonction spécifique pour vous assurer qu’elle sera implémentée correctement, vous devez vous référer à ces modèles. Le système de modèles est décrit en détail dans la section Insertion de code HDL à partir d’un modèle fourni du Guide de l’utilisateur des recommandations de conception.

Style de codage HDL recommandé

Les styles de codage HDL ont un effet significatif sur la qualité des résultats pour les conceptions logiques. Les outils de synthèse optimiseront la conception, mais pour obtenir des résultats précis, vous devez coder dans un style, qui sera facilement reconnu par l’outil de synthèse comme des constructions logiques spécifiques.

En outre, il existe de bonnes pratiques de conception, qui devraient être suivies pour la conception logique numérique générale et pour les appareils basés sur LAB en particulier. La gestion des méthodologies de réinitialisation logique, les retards de pipeline et la génération correcte de signaux synchrones sont quelques exemples de bonnes pratiques de conception numérique. Certaines ressources pour apprendre les bonnes pratiques de codage HDL sont énumérées ci-dessous.

Ressources pour de bonnes directives de style de codage HDL

Propriété intellectuelle

Les FPGA Intel® prennent en charge un large portefeuille de propriété intellectuelle (IP) conçu spécifiquement pour une utilisation dans les FPGA Intel®. Chaque IP comprend un modèle de simulation pour la vérification de la conception avant la mise en œuvre de l’appareil. Consultez les liens suivants pour plus d’informations sur les cœurs IP disponibles et l’écosystème IP au sein du logiciel Intel® Quartus® Prime.

Ressources en propriété intellectuelle

Concepteur de plateforme

Platform Designer Documentation

Cours de formation Platform Designer (anciennement Qsys)

Exemples de conception de concepteur de plateforme

Livres blancs

3. Simulation

Vue d’ensemble de la simulation

Le logiciel Intel® Quartus® Prime prend en charge la simulation rtl et la simulation de conception au niveau de la porte dans les simulateurs EDA pris en charge.

La simulation implique :

• Configuration de l’environnement de travail de votre simulateur
• Compilation de bibliothèques de modèles de simulation
• Exécution de votre simulation

Le logiciel Intel® Quartus® Prime prend en charge l’utilisation d’un flux de simulation scripté pour automatiser le traitement de la simulation dans votre environnement de simulation préféré.

Dans le logiciel Intel® Quartus® Prime Standard Edition, vous avez la possibilité d’utiliser le flux d’outils NativeLink, qui automatise le lancement du simulateur de votre choix.

Flux de simulation scénarisé

L’intégration d’un simulateur HDL dans le flux d’outils logiciels Intel® Quartus® est décrite dans la section suivante du Guide de l’utilisateur du logiciel Intel® Quartus® | Manuel:

• Simulation de conceptions FPGA Intel® (Pro Edition | Édition Standard)

Lorsque vous utilisez Platform Designer pour configurer des cœurs et des systèmes IP, des scripts de configuration d’environnement de simulation sont générés pour les simulateurs EDA pris en charge.

Lors de la création de plusieurs systèmes Platform Designer, vous devez exécuter « Generate Simulator Setup Script for IP » pour créer un script combiné pour vos systèmes dans Platform Designer.

• Génération d’un script d’installation de simulateur combiné (Pro Edition | Édition Standard)

Vous pouvez incorporer des scripts de simulation IP core générés dans un script de simulation de niveau supérieur qui contrôle la simulation de l’ensemble de votre conception. Après avoir exécuté ip-setup-simulation, utilisez les informations suivantes pour copier les sections du modèle et les modifier pour les utiliser dans un nouveau fichier de script de niveau supérieur.

• Aldec Active-HDL ( Pro Edition | Édition Standard )
• Aldec Riviera-PRO ( Pro Edition | Édition Standard )
• Cadence Incisive Enterprise ( Pro Edition | Édition Standard )
• Mentor Graphics* ModelSim*-Intel® FPGA Edition (fourni avec le logiciel Intel® Quartus® Prime) ( Pro Edition | Édition Standard )
• Mentor Graphics* ModelSim* - PE ( Pro Edition | Édition Standard )
• Mentor Graphics* ModelSim* - SE ( Pro Edition | Édition Standard )
• Mentor Graphics* QuestaSim ( Pro Edition | Édition Standard )
• Synopsys* VCS et VCS MX ( Pro Edition | Édition Standard)

Vous pouvez également consulter les vidéos suivantes pour obtenir des conseils sur la configuration des simulations.

• Comment générer des scripts de simulation RTL pour Intel® Quartus® Prime Project ›
• Simulation ModelSim*-Intel® FPGA Edition avec Intel® Quartus® Prime Pro Edition ›

Flux de simulation NativeLink

Dans le logiciel Intel® Quartus® Prime Standard Edition, vous avez la possibilité d’utiliser NativeLink. Cela vous permet de lancer automatiquement toutes les étapes nécessaires pour simuler votre conception après avoir modifié votre code source ou votre adresse IP.

La fonction NativeLink intègre votre simulateur EDA au logiciel Intel® Quartus® Prime Standard Edition en automatisant les éléments suivants :

• Génération de fichiers spécifiques au simulateur et de scripts de simulation.
• Compilation de bibliothèques de simulation.
• Lancement automatique de votre simulateur après l’analyse et l’élaboration, l’analyse et la synthèse du logiciel Intel® Quartus® Prime, ou après une compilation complète.

Ressources pour la configuration de la simulation NativeLink

Ressources de simulation

Ressources de simulation

Le logiciel Intel® Quartus® Prime Standard Edition prend en charge les simulateurs EDA suivants :

• Aldec Active-HDL
• Aldec Riviera-PRO
• Cadence Incisive Enterprise
• Mentor Graphics* ModelSim*-Intel FPGA (fourni avec le logiciel Intel® Quartus® Prime)
• Mentor Graphics* ModelSim* - PE
• Mentor Graphics* ModelSim* - SE
• Mentor Graphiques* QuestaSim
• Synopsys* VCS et VCS MX

L’intégration d’un simulateur HDL dans le flux d’outils logiciels Intel® Quartus® est décrite dans la section Simulation des conceptions FPGA Intel du Guide de l’utilisateur Intel Quartus Prime Pro Edition : Simulation tierce.

4. Synthèse

Vue d’ensemble de la synthèse

L’étape de synthèse logique du flux de conception logicielle Intel® Quartus® prendra le code de niveau de transfert de registre (RTL) et créera une netlist de primitives de niveau inférieur (la netlist de post-synthèse). La netlist de post-synthèse sera ensuite utilisée comme entrée pour le Fitter, qui placera et acheminera la conception.

Les logiciels Intel® Quartus® Prime et Quartus® II incluent une synthèse intégrée avancée et des interfaces avec d’autres outils de synthèse tiers. Le logiciel propose également des visionneuses de netlist schématiques que vous pouvez utiliser pour analyser une structure d’une conception et voir comment le logiciel a interprété votre conception.

Les résultats de la synthèse peuvent être visualisés avec les visionneuses Quartus® Netlist,à la fois après l’élaboration de RTL et après technology mapping.

Documentation de synthèse

Formation et démonstrations de synthèse

Synthèse de haut niveau

L’outil de synthèse de haut niveau (HLS) d’Intel prend en compte une description de conception écrite en C++ et génère du code RTL optimisé pour les FPGA Intel®.

Pour plus d’informations sur le compilateur HLS Intel®, y compris la documentation, des exemples et des cours de formation, consultez la page de support HLS.

HLS Documentation

5. Monteur

Fitter - Édition Pro

Avec le logiciel Intel® Quartus® Prime Pro Edition, le Fitter fait son travail par étapes contrôlables individuellement; vous pouvez optimiser chaque étape individuellement en exécutant uniquement cette étape du processus d’ajustement, en itérant pour optimiser cette étape.

Étapes plus fitter

Par défaut, le Fitter passera par toutes ses étapes. Toutefois, vous pouvez analyser les résultats des étapes Fitter pour évaluer votre conception avant d’exécuter l’étape suivante ou avant d’exécuter une compilation complète. Pour plus d’informations sur l’utilisation des étapes Fitter pour contrôler la qualité des résultats de votre conception, reportez-vous à la section Exécution du Fitter dans le Guide de l’utilisateur du compilateur : Intel® Quartus® Prime Pro Edition.

Vous pouvez spécifier plusieurs paramètres pour diriger le niveau d’effort de l’installateur pour des éléments tels que l’emballage du registre, la duplication et la fusion du registre et le niveau d’effort global. Pour plus d’informations sur les paramètres Fitter, consultez les discussions dans la section Référence des paramètres Fitter dans le Guide de l’utilisateur du compilateur : Intel® Quartus® Prime Pro Edition.

Fitter - Édition Standard

Dans le logiciel Intel® Quartus® Prime Standard Edition, vous pouvez spécifier plusieurs paramètres pour diriger le niveau d’effort du Fitter, tels que l’emballage du registre, la duplication et la fusion du registre et le niveau d’effort global. Pour obtenir la liste complète des paramètres de l’installateur, consultez la page d’aide paramètres du compilateur.

Pour plus d’informations sur les paramètres de Fitter, consultez les discussions sous

• Section Réduction du temps de compilation du Guide de l’utilisateur d’Intel® Quartus® Prime Standard Edition : Compilateur
• Section Synchronisation de la fermeture et de l’optimisation du Guide de l’utilisateur d’Intel® Quartus® Prime Standard Edition : Optimisation de la conception

6. Analyse du calendrier

Vue d’ensemble de l’analyse temporelle

L’analyseur de synchronisation détermine les relations de synchronisation qui doivent être respectées pour que la conception fonctionne correctement et vérifie les heures d’arrivée par rapport aux heures requises pour vérifier la synchronisation.

L’analyse temporelle implique de nombreux concepts fondamentaux : arcs asynchrones vs synchrones, temps d’arrivée et requis, exigences de configuration et de maintien, etc. Ceux-ci sont définis dans la section Concepts de base de l’analyse de la synchronisation du Guide de l’utilisateur Intel® Quartus® Prime Standard Edition : Analyseur de synchronisation.

L’analyseur de synchronisation applique vos contraintes de synchronisation et détermine les délais de synchronisation à partir des résultats de la mise en œuvre de votre conception par l’installateur dans l’appareil cible.

L’analyseur de synchronisation doit fonctionner à partir d’une description précise de vos exigences de synchronisation, exprimées sous forme de contraintes de synchronisation. La section Contraintes des conceptions du Guide de l’utilisateur Intel® Quartus® Prime Standard Edition : Analyseur de synchronisation décrit comment les contraintes de synchronisation peuvent être ajoutées aux fichiers .sdc, à l’usage du monteur et de l’analyseur de synchronisation.

La fermeture temporelle est un processus itératif d’affinement des contraintes de temps; ajuster les paramètres de synthèse et de l’installateur, et gérer les variations des semences de l’ajusteur.

Analyseur de synchronisation

L’analyseur Intel Quartus Prime Timing

L’analyseur de synchronisation du logiciel Intel® Quartus® Prime est un puissant outil d’analyse de synchronisation de type ASIC qui valide les performances de synchronisation de toutes les logiques de votre conception à l’aide d’une méthodologie de contrainte, d’analyse et de reporting standard de l’industrie. L’analyseur de synchronisation peut être piloté à partir d’une interface utilisateur graphique ou d’une interface de ligne de commande pour contraindre, analyser et rapporter les résultats pour tous les chemins de synchronisation de votre conception.

Vous trouverez un guide d’utilisation complet de l’analyseur de synchronisation dans la section Exécution de l’analyseur de synchronisation du Guide de l’utilisateur Intel® Quartus® Prime Standard Edition : Analyseur de synchronisation.

Si vous débutez dans l’analyse de synchronisation, consultez la section Flux recommandé pour les nouveaux utilisateurs du Guide de l’utilisateur Intel® Quartus® Prime Standard Edition : Analyseur de synchronisation. Cela décrit le flux de conception complet à l’aide de contraintes de base.

Cours de formation sur l’analyseur de synchronisation

Fermeture temporelle

Si l’analyseur de synchronisation détermine que vos spécifications de synchronisation ne sont pas respectées, la conception doit être optimisée pour la synchronisation jusqu’à ce que l’écart soit comblé et que vos spécifications de synchronisation soient respectées.

La fermeture temporelle implique plusieurs techniques possibles. Les techniques les plus efficaces varient selon chaque conception. Le chapitre Synchronisation et optimisation du Guide de l’utilisateur de l’optimisation de la conception : Intel Quartus Prime Pro Edition donne de nombreux conseils pratiques sur le processus de fermeture du chronométrage.

Il existe plusieurs cours de formation supplémentaires pour vous aider à comprendre comment évaluer votre conception pour les bonnes techniques de fermeture au moment.

Cours de formation sur la fermeture du calendrier

7. Optimisation de la conception

Vue d’ensemble de l’optimisation de la conception

Les logiciels Intel® Quartus® Prime et Quartus® II incluent un large éventail de fonctionnalités pour vous aider à optimiser votre conception pour la zone et le timing. Cette section fournit les ressources pour vous aider avec les techniques et les outils d’optimisation de la conception.

Les logiciels Intel® Quartus® Prime et Quartus® II offrent une optimisation de la netlist de synthèse physique pour optimiser les conceptions au-de plus que le processus de compilation standard. La synthèse physique permet d’améliorer les performances de votre conception, quel que soit l’outil de synthèse utilisé.

Documentation de support d’optimisation

Cours de formation sur l’optimisation de la conception

Outils d’optimisation de la conception

Le logiciel Intel® Quartus® Prime fournit des outils qui présentent votre conception de manière visuelle. Ces outils vous permettent de diagnostiquer tous les problèmes de votre conception, en termes d’inefficacités logiques ou physiques.

• Vous pouvez utiliser Netlist Viewers pour voir une représentation schématique de votre conception à plusieurs étapes du processus d’implémentation : avant la synthèse, après la synthèse et après le lieu et l’itinéraire. Cela vous permet de confirmer votre intention de conception à chaque étape.
• Le planificateur de partition de conception vous aide à visualiser et à réviser le schéma de partitionnement d’une conception en affichant des informations de synchronisation, des densités de connectivité relatives et le placement physique des partitions. Vous pouvez localiser des partitions dans d’autres visionneuses, ou modifier ou supprimer des partitions.
• Avec chip planner,vous pouvez effectuer des affectations de plan d’étage, effectuer une analyse de puissance et visualiser les chemins critiques et la congestion du routage. Le Planificateur de partition de conception et le Planificateur de puces vous permettent de partitionner et de mettre en page votre conception à un niveau supérieur.
• Design Space Explorer II (DSE) automatise la recherche des paramètres qui donnent les meilleurs résultats dans n’importe quelle conception individuelle. DSE explore l’espace de conception de votre conception, applique diverses techniques d’optimisation et analyse les résultats pour vous aider à découvrir les meilleurs paramètres pour votre conception.

L’utilisation de ces outils peut vous aider à optimiser la mise en œuvre de l’appareil.

Visionneuses Netlist

Les visionneuses de liste réseau du logiciel Intel® Quartus® Prime offrent des moyens puissants de visualiser votre conception à différentes étapes. Le sondage croisé est possible avec d’autres vues de conception : vous pouvez sélectionner un élément et le mettre en surbrillance dans les fenêtres Chip Planner et Design File Viewer.

• Le RTL Viewer montre la logique et les connexions déduites par le synthétiseur, après élaboration de la hiérarchie et des principaux blocs logiques. Vous pouvez utiliser RTL Viewer pour vérifier visuellement votre conception avant la simulation ou d’autres processus de vérification.
• Le Visualiseur de carte technologique (Post-Mapping) peut vous aider à localiser les nœuds de votre netlist après la synthèse, mais avant le lieu et l’itinéraire.
• La visionneuse de carte technologique (post-ajustement) affiche la netlist après le lieu et l’itinéraire. Cela peut différer de la netlist Post-Mapping car l’installateur peut effectuer des optimisations afin de répondre aux contraintes lors de l’optimisation physique.

Ressources Netlist Viewers

Planificateur de puces

L’analyse du plan d’étage de conception permet de fermer le timing et d’assurer des performances optimales dans les conceptions très complexes. Le planificateur de puces du logiciel Intel® Quartus® Prime vous aide à fermer rapidement le timing de vos conceptions. Vous pouvez utiliser le Chip Planner avec Logic Lock Regions pour compiler vos conceptions de manière hiérarchique et aider à la planification des étages. En outre, utilisez des partitions pour préserver le placement et le routage des résultats des exécutions de compilation individuelles.

Vous pouvez effectuer une analyse de conception ainsi que créer et optimiser le plan d’étage de conception avec le Chip Planner. Pour effectuer des affectations d’E/S, utilisez le Planificateur de broches.

Ressources chip planner

Concevoir Space Explorer II

Design Space Explorer II (DSE) vous permet d’explorer les nombreux paramètres disponibles pour la compilation de conception.

Vous pouvez utiliser le DSE pour gérer plusieurs compilations avec différents paramètres afin de trouver la meilleure combinaison de paramètres qui vous permet d’obtenir une fermeture temporelle.

Ressources Design Space Explorer II

8. Débogage sur puce

Vue d’ensemble du débogage sur puce

À mesure que les PERFORMANCES, la taille et la complexité des FPGA augmentent, le processus de vérification peut devenir un élément essentiel du cycle de conception du FPGA. Pour alléger la complexité du processus de vérification, Intel fournit un portefeuille d’outils de débogage sur puce. Les outils de débogage sur puce permettent la capture en temps réel des nœuds internes dans votre conception pour vous aider à vérifier votre conception rapidement sans utiliser d’équipement externe, tel qu’un analyseur logique de banc ou un analyseur de protocole. Cela peut réduire le nombre de broches nécessaires pour le sondage du signal au niveau de la carte. Pour obtenir un guide de tous les outils du portefeuille de débogage, reportez-vous à la section Outils de débogage système du Guide de l’utilisateur des outils de débogage : Intel® Quartus® Prime Pro Edition.

• Console système : à l’aide d’un interpréteur Tcl, la console système présente une interface scriptable entre un poste de travail et les composants Platform Designer sur votre appareil.
• Transceiver Toolkit - Tester et régler la qualité du signal de liaison de l’émetteur-récepteur
• Signal Tap Logic Analyzer - Utilise les ressources FPGA locales pour échantillonner les nœuds de test et génère les informations via des affichages graphiques de forme d’onde dans l’interface graphique du logiciel Intel Quartus Prime
• Sonde de signal - achemine progressivement les signaux internes vers les broches d’E/S pour la surveillance
• Interface de l’analyseur logique - Multiplexez un ensemble de signaux vers un petit nombre de broches d’E/S de rechange pour la surveillance
• Sources et sondes dans le système - Pilotez et échantillons de valeurs logiques à l’aide de JTAG
• Éditeur de contenu de mémoire système - Affichage et modification de la mémoire sur puce
• Interface JTAG virtuelle - Autoriser les communications avec l’interface JTAG

Le débogage de la mémoire externe est facilité par Extermal Memory Interface Toolkit, qui est détaillé dans le Centre de support de l’interface de mémoire externe.

La boîte à outils de l’émetteur-récepteur offre des installations étendues pour vérifier la qualité et les performances du signal de l’émetteur-récepteur. Pour plus d’informations sur cette boîte à outils, consultez la page produit Transceiver Toolkit.

Exemples de débogage sur puce

Exemples de conception de débogage sur puce

Voici quelques exemples pour vous aider à tirer parti des fonctionnalités disponibles pour les scénarios de débogage courants.

• Exemples de conception de flux de déclenchement basés sur l’état de l’analyseur logique SignalTap II ›
• Exemple de sources et de sondes dans le système ›
• Exemples de boîte à outils d’émetteurs-récepteurs pour les appareils Stratix® V GX® Arria® V GX/GT® Cyclone® V GX/GT et Stratix® IV ›
• Exemples de conception de console système (format d’archive logicielle .qar Quartus®)

Débogage sur puce - Cours de formation

Cours de formation sur le débogage sur puce

Débogage sur puce - Autres ressources

Débogage sur puce - autres ressources

Sujets avancés

Flux de conception basés sur des blocs

Le logiciel de conception Intel® Quartus® Prime Pro Edition offre des flux de conception basés sur des blocs. Il existe deux types de flux : les flux de compilation incrémentielle basés sur des blocs et de réutilisation des blocs de conception, qui permettent à votre équipe de développement géographiquement diversifiée de collaborer sur une conception.

La compilation incrémentielle basée sur des blocs consiste à conserver ou à vider une partition dans un projet. Cela fonctionne avec les partitions principales et ne nécessite aucun fichier supplémentaire ni planification d’étage. La partition peut être vidée, conservée dans les instantanés Source, Synthèse et Final.

Le flux de réutilisation du bloc de conception vous permet de réutiliser un bloc d’une conception dans un autre projet en créant, préservant et exportant une partition. Avec cette fonctionnalité, vous pouvez vous attendre à un transfert propre des modules fermés entre différentes équipes.

Ressources de conception basées sur des blocs

• Section Flux de conception basé sur des blocs dans le Guide de l’utilisateur d’Intel® Quartus® Prime Pro Edition
• Didacticiel : Intel® FPGA Design Block Reuse Flow (Intel® Arria® 10 GX, logiciel Intel® Quartus® Prime v17.1) ›
• Fichier de conception (.zip) ›
• Formation : Réutilisation des blocs de conception (OBBDR100) ›
• Formation : Compilation incrémentielle basée sur des blocs (Partie 1 de 3) (OIBBC100) ›
• Formation : Compilation incrémentielle basée sur des blocs (Partie 2 de 3) (OIBBC101) ›
• Formation : Compilation incrémentielle basée sur des blocs (Partie 3 de 3) (OIBBC102) ›

Recompilation rapide

La recompilation rapide permet la réutilisation des résultats de synthèse et d’ajustement précédents lorsque cela est possible, et ne retraite pas les blocs de conception inchangés. La recompilation rapide peut réduire le temps total de compilation après avoir apporté de petites modifications à la conception. Rapid Recompile prend en charge les modifications ECO fonctionnelles basées sur HDL et vous permet de réduire votre temps de compilation tout en préservant les performances d’une logique inchangée.

Recompilation rapide - Ressources d’assistance

Reconfiguration partielle

La reconfiguration partielle (PR) vous permet de reconfigurer dynamiquement une partie du FPGA pendant que la conception FPGA restante continue de fonctionner.

Vous pouvez créer plusieurs personas pour une région de votre appareil et reconfigurer cette région sans affecter les opérations dans les zones en dehors de ce persona.

Pour plus d’informations sur la reconfiguration partielle, reportez-vous àla page Reconfiguration partielle .

Script

Les logiciels Intel® Quartus® Prime et Quartus® II incluent une prise en charge complète des scripts pour les flux de conception de scripts Tcl (Command Line and Tool Command Language). Des exécutables distincts pour chaque étape du flux de conception logicielle, tels que la synthèse, l’ajustement et l’analyse de synchronisation, incluent des options permettant d’établir des paramètres communs et d’effectuer des tâches courantes. L’interface de programmation d’application (API) de script Tcl comprend des commandes couvrant les fonctionnalités de base à avancées.

Script de ligne de commande

Vous pouvez utiliser des exécutables de ligne de commande logiciels Intel® Quartus® Prime ou Quartus® II dans des fichiers batch, des scripts shell, des makefiles et d’autres scripts. Par exemple, utilisez la commande suivante pour compiler un projet existant :

$ quartus_sh --flow compile

Scripts Tcl

Utilisez l’API Tcl pour l’une des tâches suivantes :

• Création et gestion de projets
• Faire des devoirs
• Compilation de conceptions
• Extraction des données de rapport
• Effectuer une analyse temporelle

Vous pouvez commencer avec certains des exemples de la page Web DCL du logiciel Quartus® II. Plusieurs autres ressources sont énumérées ci-dessous.

Ressources de script

OpenCL et le logo OpenCL sont des marques commerciales d’Apple Inc. utilisées avec l’autorisation de Khronos.