Centre d’assistance IP PCI Express*

1. Sélection de l’appareil

Famille d’appareils FPGA

Reportez-vous aux tableaux de la page FPGA IP pour PCIe* pour la prise en charge des périphériques pour le nombre de blocs IP PCI Express renforcés et la prise en charge des configurations et fonctionnalités de périphériques pour comprendre la prise en charge PCIe pour FPGAs.

Vous pouvez comparer les périphériques dans les tableaux et sélectionner le périphérique adapté à l’implémentation de votre système PCIe.

• Tableau des périphériques pris en charge et du nombre de blocs IP PCIe renforcés
• Tableau de prise en charge des configurations et fonctionnalités des périphériques

2. Guides de l’utilisateur et conceptions de référence

Les solutions IP PCIe englobent la pile de protocoles renforcée PCIe d’Intel à la pointe de la technologie qui comprend les couches de transaction et de liaison de données ; et la couche physique renforcée, qui comprend à la fois la fixation du support physique (PMA) et la sous-couche de codage physique (PCS). L’IP PCIe d’Intel comprend également des blocs optionnels, tels que des moteurs d’accès direct à la mémoire (DMA) et la virtualisation des E/S racine unique (SR-IOV). Pour plus d’informations, reportez-vous aux guides de l’utilisateur suivants :

Guides de l’utilisateur IP

Appareils Agilex™ 7

Guides de l’utilisateur de F-Tile IP

• Manuel d’utilisation de FPGA F-Tile Avalon® Streaming IP pour PCI Express
• AXI Streaming FPGA IP pour PCI Express*

Guides de l’utilisateur IP R-Tile

• Manuel d’utilisation de FPGA R-Tile Avalon® Streaming IP pour PCI Express
• AXI Streaming FPGA IP pour PCI Express*

Guides de l’utilisateur de l’IP P-Tile

• Manuel d’utilisation de FPGA P-Tile Avalon Streaming IP pour PCI Express
  
• Guide de l’utilisateur FPGA Avalon Memory Mapped (Avalon-MM) IP pour PCI Express
  
• Manuel d’utilisation de l’IP DMA multicanal pour PCI Express
• AXI Streaming FPGA IP pour PCI Express*

Stratix® 10 périphériques

Guides de l’utilisateur P-Tile

• Manuel d’utilisation de l’IP matérielle Avalon-ST FPGA P-Tile -ST pour PCI Express
• Guide de l’utilisateur de l’IP Avalon mappée FPGA P-Tile pour PCI Express
• Manuel d’utilisation de l’IP DMA multicanal pour PCI Express

Guides de l’utilisateur H-Tile/L-Tile

• Manuel d’utilisation de l’IP DMA multicanal pour PCI Express
  
• Guide de l’utilisateur de la mémoire mappée Avalon (Avalon MM) Stratix® 10 IP+ dur pour les solutions PCI Express
• Stratix® 10 H-Tile/L-Tile Avalon Hard IP mapped (AvalonMM) Guide de l’utilisateur de l’IP matérielle pour PCI Express
• Guide d’utilisation de l’interface Stratix® 10 Avalon Streaming (Avalon-ST) et de la virtualisation d’E/S racine unique (SR-IOV) pour les solutions PCI Express
• Guide de l’utilisateur de la configuration Stratix® 10 pour la mise en œuvre du protocole (CvP)

Arria® périphériques 10 et Cyclone® 10

• Guide de l’utilisateur de l’interface Avalon Arria® 10 et Cyclone® 10 GX Memory Mapped (Avalon-MM) pour PCI Express
  
• Guide de l’utilisateur de l’interface DMA à mémoire Avalon Arria® 10 ou Cyclone® 10 GX (Avalon MM) pour les solutions PCI Express
• Guide de l’utilisateur de l’interface Avalon-ST Arria® 10 et Cyclone® 10 GX pour PCI Express
• Guide de l’utilisateur de l’interface Arria® 10 Avalon Streaming (Avalon-ST) avec les solutions PCIe SR-IOV
• Guide de l’utilisateur de Quartus® Prime Pro Edition Reconfiguration partielle
• Arria® 10 Guide de l’utilisateur de l’initialisation et de la reconfiguration partielle sur PCI Express

Guides de l’utilisateur des exemples de conception

Appareils Agilex™ 7

Guides de l’utilisateur de l’exemple de conception F-Tile

• Manuel d’utilisation de l’exemple de conception FPGA F-Tile Avalon Streaming (Avalon-ST) IP pour PCI Express

Guides de l’utilisateur de l’exemple de conception R-Tile

• Manuel d’utilisation de l’exemple de conception FPGA R-Tile Avalon Streaming (Avalon-ST) IP pour PCI Express
  

Guides de l’utilisateur de l’exemple de conception P-Tile

• Manuel d’utilisation de l’exemple de conception FPGA P-Tile Avalon Streaming (Avalon-ST) IP pour PCI Express
  
• Exemple de conception FPGA IP P-Tile Avalon Memory Mapped (Avalon-MM) pour PCI Express
• Manuel d’utilisation de l’exemple de conception de l’IP DMA multicanal pour PCI Express

Stratix® 10 périphériques

Guides de l’utilisateur de l’exemple de conception P-Tile

• Manuel d’utilisation de l’exemple de conception FPGA P-Tile Avalon Streaming (Avalon-ST) IP pour PCI Express
  
• Exemple de conception FPGA IP P-Tile Avalon Memory Mapped (Avalon-MM) pour PCI Express
• Manuel d’utilisation de l’exemple de conception de l’IP DMA multicanal pour PCI Express

Guides de l’utilisateur de l’exemple de conception L/H-Tile

• Manuel d’utilisation de l’exemple de conception de l’IP DMA multicanal pour PCI Express
  
• Stratix® 10 Guide de l’utilisateur des exemples de conception Avalon Streaming (Avalon-ST) IP pour PCIe
• Guide de l’utilisateur de l’exemple de conception de l’IP matérielle Stratix® 10 Avalon MM pour PCIe

Arria® périphériques 10 et Cyclone® 10

• Guide de l’utilisateur des exemples de conception Arria® 10 et Cyclone® 10 Avalon-ST Hard IP for PCIe
• Guide de l’utilisateur des exemples de conception Arria® 10 et Cyclone® 10 Avalon MM pour PCIe

Notes de version IP

Appareils Agilex™ 7

• Notes de mise à jour de l’IP P-Tile pour le cœur IP PCI Express
  
• Notes de mise à jour de l’IP DMA multicanal pour PCI Express

Stratix® 10 périphériques

• Notes de mise à jour de l’IP matérielle L/H-Tile du noyau IP PCI Express
  
• Notes de mise à jour de l’IP P-Tile pour le cœur IP PCI Express
• Notes de mise à jour de l’IP DMA multicanal pour PCI Express

Arria® périphériques 10 et Cyclone® 10

• Notes de mise à jour de l’IP matérielle Arria® 10 et Cyclone® 10 pour le cœur IP PCI Express
  

Interface PHY pour PCI Express (PIPE) utilisant le cœur IP de l’émetteur-récepteur Intel natif PHY

Vous pouvez également implémenter uniquement la couche physique de PCIe à l’aide du cœur IP de l’émetteur-récepteur natif PHY et l’assembler avec les couches de protocole restantes implémentées comme logique logicielle dans la structure FPGA. Cette logique logicielle peut être votre propre conception ou une IP tierce.

Pour en savoir plus sur le cœur IP de l’émetteur-récepteur natif PHY, consultez le chapitre PIPE des guides de l’utilisateur suivants :

Stratix® 10 périphériques

• Manuel d’utilisation de l’émetteur-récepteur PHY L-Tile/H-Tile
  

Arria® 10 appareils

• Manuel d’utilisation de l’émetteur-récepteur PHY
  

Cyclone® 10 appareils

• Manuel d’utilisation de l’émetteur-récepteur GX PHY
  

Conceptions de référence

Appareils Agilex™ 7

• Guide de l’utilisateur de F-Tile Avalon® Streaming FPGA IP pour PCI Express*

Stratix® 10 périphériques

• DMA Gen3x16 Avalon-MM avec conception de référence de mémoire interne (AN 881)
  
• Conception de référence DMA Gen3x16 Avalon-MM avec mémoire externe (DDR4) (AN 881)
• DMA Avalon-MM Gen3x16 avec conception de référence HBM2 (AN 881)
• Gen3x16 Utilisation du BFM Avery pour la simulation (AN 811)
• Gen3x8 Avalon-MM DMA avec mémoire interne (Wiki)
• DMA Gen3x8 Avalon -MM avec mémoire DDR3/DDR4 externe (AN 829)
• DMA Gen3x8 Avalon-MM pour la version Quartus® héritée (AN 690)
• Reconfiguration partielle Gen3x8 sur la conception de référence PCI Express (AN 819)

Arria® 10 appareils

• DMA Gen3x8 Avalon-MM avec mémoire DDR3 externe (AN 708)
  
• Conception de référence DMA Gen3x8 Avalon-MM avec mémoire interne (AN 690)
• Comment exécuter la partie 1 de la conception DMA Avalon-MM (vidéo)
• Comment exécuter Avalon-MM DMA Design Part2 (vidéo)
• Reconfiguration partielle du matériel SoC
• Tutoriel de reconfiguration partielle de la mise à jour statique - Arria® 10 GX uniquement (AN 817)
• Reconfiguration partielle hiérarchique sur PCIe (AN 813)
• Tutoriel sur la reconfiguration partielle hiérarchique - Arria® 10 GX uniquement (AN 806)
• Reconfiguration partielle d’une conception - Arria® 10 GX uniquement (AN 797)
• Reconfiguration partielle sur PCIe (AN 784)
• Jusqu’au port racine PCIe Gen2x8 avec MSI

Cyclone® 10 appareils

• Conception de référence DMA Gen2x4 - Périphérique Cyclone® 10 GX (AN 855)
  

Anciens appareils Intel

• Conception de référence DMA pour les périphériques existants (AN 456)

Kits de développement

Kit de développement FPGA Stratix® V GX

• PCIe AVMM avec accès direct à la mémoire (DMA) et interface mémoire DDR3
• AN708

Kit de développement FPGA Arria® V GT

• PCIe AVMM avec DMA et interface mémoire sur puce
• Gen2x4 AVMM DMA - Arria® V

Coffret de lancement Arria® V GX

• PCIe AVMM avec DMA et interface mémoire sur puce

Kit de développement FPGA Cyclone® V GT

• PCIe AVMM avec DMA et interface mémoire sur puce
• Gen2x4 AVMM DMA - Cyclone® V
• PCIe AVMM avec DMA et interface mémoire sur puce (pilote Linux)
• Gen2x4 AVMM DMA - Arria® V
• Gen2x4 AVMM DMA - Cyclone® V

Conceptions de référence PCIe avec interface mémoire sur puce
Kit de développement FPGA Stratix® V GX

• PCIe AVST et interface mémoire sur puce
• AN456

Kit de développement FPGA Arria® V GT

• PCIe AVST et interface mémoire sur puce

Kit de développement FPGA Cyclone® V GT

• PCIe AVST et interface mémoire sur puce

Kit de développement FPGA Stratix® IV GX

• PCIe AVST et interface mémoire sur puce

Kit de développement FPGA Cyclone® IV GX

• PCIe AVST et interface mémoire sur puce

Kit de développement FPGA Arria® II GX

• PCIe AVST et interface mémoire sur puce

Autres éléments et outils PCIe collatéraux

• Mise en œuvre de MSI-X pour PCI Express dans les périphériques Altera FPGA

Kit de développement FPGA Stratix® V GX

• Boîte à outils de l’émetteur-récepteur pour IP PCIe renforcée (Gen1x8)
• Boîte à outils de l’émetteur-récepteur pour IP PCIe renforcée (Gen2x8)
• Boîte à outils de l’émetteur-récepteur pour IP PCIe renforcée (Gen3x8)

Ressources additionnelles

• Mise à jour du système à distance du HPS SoC Agilex™ 7
• Conception de référence matérielle du Arria® 10 SoC qui démontre une reconfiguration partielle
• Kit de développement SoC Arria® 10 Débogage à distance du système
• FPGA Wiki - Rechercher dans les listes

3. Intégration IP

Reportez-vous à la section Getting Started et à la section Physical Layout of Hard IP du guide de l’utilisateur du cœur IP de votre choix. Vous pouvez également consulter les documents suivants pour plus de détails :

Appareils Agilex™ 7

• Manuel d’utilisation de l’émetteur-récepteur PHY E-Tile

Stratix® 10 périphériques

• Comment mettre en œuvre PCI Express (PIPE) dans Stratix® section Émetteurs-récepteurs FPGA 10 du guide de l’utilisateur de l’émetteur-récepteur Stratix® tuile L et H PHY
  
• AN 778 : Note d’application sur l’utilisation de l’émetteur-récepteur Stratix® 10

Arria® 10 appareils

• Comment implémenter PCI Express (PIPE) dans Arria® section Émetteurs-récepteurs FPGA 10 du guide de l’utilisateur de l’émetteur-récepteur Arria® 10 FPGA PHY
  

Cyclone® 10 appareils

• Comment mettre en œuvre PCI Express (PIPE) dans Cyclone® section des émetteurs-récepteurs FPGA 10 GX du guide de l’utilisateur PHY de l’émetteur-récepteur FPGA Cyclone® 10 GX
  

4. Cours de formation et vidéos

Formations

• Cours de formation PCIe

5. Débogage

Notes de mise à jour de Intellectual Property (IP) Core

Appareils Agilex™ 7

• Notes de mise à jour de l’IP P-Tile pour le cœur IP PCI Express
  
• Notes de mise à jour de l’IP DMA multicanal pour PCI Express

Stratix® 10 périphériques

• Notes de mise à jour de l’IP DMA multicanal Stratix® 10 pour PCI Express
  
• Notes de mise à jour de l’IP matérielle L/H-Tile du noyau IP PCI Express
• Notes de mise à jour de l’IP P-Tile pour le cœur IP PCI Express

Arria® périphériques 10 et Cyclone® 10

• Notes de mise à jour de l’IP matérielle Arria® 10 et Cyclone® 10 pour le cœur IP PCI Express
  

Guides d’analyse de l’arbre d’erreurs

• Guide d’analyse de l’arbre d’erreurs pour la solution PCI Express du périphérique Arria® 10

Solution basée sur les connaissances

• Rechercher dans la base de connaissances (appareils Agilex™)
• Rechercher dans la base de connaissances (Stratix® 10 appareils)
  
• Rechercher dans la base de connaissances (Arria® 10 périphériques)
• Rechercher dans la base de connaissances (Cyclone® 10 appareils)

Directives sur le placement des ressources FPGA

• AN 778 : Note d’application sur l’utilisation de l’émetteur-récepteur Stratix® 10

6. Ressources supplémentaires

Migration vers Stratix® périphériques 10

• Migration de périphériques Arria® 10 vers des périphériques Stratix® 10 pour les interfaces DMA Avalon-MM et Avalon-MM AN 790
  
• Migration vers Stratix® périphériques 10 pour l’interface Avalon streaming AN 791

Liste des intégrateurs PCIe-SIG

• Produits FPGA pour la norme PCIe
• Produits Intel non programmables pour la norme PCIe